Giáo trình Kỹ thuật Vi xử lý

153 trang vanle 3310

Download

Bạn đang xem 20 trang mẫu của tài liệu "Giáo trình Kỹ thuật Vi xử lý", để tải tài liệu gốc về máy bạn click vào nút DOWNLOAD ở trên

Tài liệu đính kèm:

giao_trinh_ky_thuat_vi_xu_ly.doc

Nội dung text: Giáo trình Kỹ thuật Vi xử lý

Giáo trình Kỹ thuật vi xử lý LỜI NÓI ĐẦU Công nghệ thông tin đang được ứng dụng rộng rãi trong nhiều lĩnh vực khoa học công nghệ và cuộc sống thường nhật. Bên cạnh khối lượng phần mềm hệ thống và ứng dụng đồ sộ, công nghệ phần cứng cũng phát triển vô cùng nhanh chóng. Có thể nói các hệ thống máy tính được cải thiện trong những khoảng thời gian rất ngắn, càng ngày càng nhanh hơn, mạnh hơn và hiện đại hơn. Những kiến thức cơ bản về về phần cứng của các hệ thống máy tính luôn luôn là đòi hỏi cấp thiết của những người chọn công nghệ thông tin làm định hướng cho nghề nghiệp và sự nghiệp khoa học trong tương lai. Giáo trình Kỹ thuật Vi xử lý này được viết trên cơ sở những bài giảng theo sát đề cương môn học đã được thực hiện tại Khoa Công nghệ thông tin trực thuộc Trường đại học Thái Nguyên từ khi thành lập đến nay, và luôn luôn được sửa chữa, bổ sung để đáp ứng nhu cầu kiến thức của sinh viên học tập tại Khoa. Giáo trình được chia thành 5 chương: Chương I giới thiệu những kiến thức tổng quan được sử dụng trong kỹ thuật Vi xử lý các hệ đếm, cách thức biểu diễn thông tin trong các hệ Vi xử lý và máy tính, cũng như nhìn nhận qua về lịch sử phát triển của các trung tâm Vi xử lý. Chương II giới thiệu cấu trúc và hoạt động của các đơn vị xử lý trung tâm từ μP8085 đến các cấu trúc của Vi xử lý họ 80x86, các cấu trúc RISC và CISC. Do những ứng dụng thực tế rộng lớn trong đời sống, trong chương II có giới thiệu thêm cấu trúc và chức năng của chip Vi xử lý chuyên dụng μC8051. Chương III cung cấp những kiến thức về tổ chức bộ nhớ cho một hệ Vi xử lý, kỹ thuật và các bước xây dựng vỉ nhớ ROM, RAM cho hệ Vi xử lý. Chương IV đi sâu khảo sát một số mạch chức năng khả lập trình như mạch điều khiển vào/ra dữ liệu song song, mạch điều khiển vào/ra dữ liệu nối tiếp, mạch định thời và mạch điều khiển ngắt. Chương V giới thiệu các cấu trúc và cách xây dựng, phối ghép một số thiết bị vào/ra cơ bản cho một hệ Vi xử lý như bàn phím Hexa, hệ thống chỉ thị 7 thanh, bàn phím máy tính và màn hình. Cuốn giáo trình chắc chắn có nhiều thiếu sót, rất mong đựoc sự góp ý của các độc giả. Mọi ý kiến đóng góp xin gửi theo địa chỉ: Bộ môn Kỹ thuật máy tính Khoa Công nghệ Thông tin Đại học Thái Nguyên Thái Nguyên Hoặc theo địa chỉ Email dongnt@hn.vnn.vn Nhóm biên soạn 2 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý MỤC LỤC CHƯƠNG I. TỔNG QUAN VỀ CÁC HỆ VI XỬ LÝ 6 I.1 Các hệ đếm 6 I.1.1 Hệ đếm thập phân (R = 10 - Decimal) 6 I.1.2 Hệ đếm nhị phân (R = 2 - Binary) 7 I.1.3 Hệ đếm bát phân (R = 8 - Octal) 7 I.1.4 Hệ đếm 16 (R = 16 - Hexa) 7 I.2 Chuyển đổi lẫn nhau giữa các hệ đếm 8 I.2.1 Hệ nhị phân và hệ thập phân 8 I.2.2 Hệ nhị phân và hệ Hexa 10 I.3 Biểu diễn thông tin trong các hệ Vi xử lý 10 I.3.1 Mã hoá các thông tin không số 11 I.3.2 Mã hoá các thông tin số 11 I.3.3 Biểu diễn dữ liệu số trong máy tính 11 I.3.4 Bản chất vật lý của thông tin trong các hệ Vi xử lý 13 I.4 Vài nét về thực hiện các phép tính trong hệ đếm nhị phân 14 I.4.1 Phép cộng và phép trừ 14 I.4.2 Phép nhân và phép chia 15 I.5 Cấu trúc của hệ Vi xử lý và máy vi tính 16 I.5.1 Vài nét về lịch sử phát triển các trung tâm Vi xử lý 16 I.5.2 Cấu trúc cơ bản của hệ Vi xử lý 17 CHƯƠNG II. CÁC ĐƠN VỊ VI XỬ LÝ TRUNG TÂM (CPU – CENTRAL PROCESSING UNIT) 22 II.1 Trung tâm Vi xử lý P8085 22 II.1.1 Các nhóm tín hiệu trong P8085 24 II.1.2 Khái niệm và bản chất vật lý của các BUS trong hệ Vi xử lý 26 II.1.3 Các mạch 3 trạng thái, mạch chốt và mạch khuyếch đại BUS 2 chiều 27 II.1.4 Biểu đồ Timing thực hiện lệnh của CPU μP8085 30 II.1.5 Khái niệm chu kỳ BUS 32 II.1.6 Ngắt (Interrupt) 33 II.1.7 Truy nhập trực tiếp bộ nhớ (Direct Memory Access – DMA) 35 II.1.8 Vi chương trình (MicroProgram) và tập lệnh của P8085 36 II.1.9 Vài nét về lập trình cho 8085 41 II.1.10 Hệ lệnh của µP8085 42 3 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.2 Các trung tâm Vi xử lý họ 80x86 44 II.1.1 Mô tả chân của µP8086 và các tín hiệu 44 II.1.2 Cấu trúc Trung tâm Vi xử lý họ 80x86 47 II.1.3 Hệ thống thanh ghi trong các P80x86 48 II.1.4 Các chế độ làm việc MIN/MAX 53 II.1.5 Phương thức quản lý bộ nhớ, các mode địa chỉ 53 II.1.6 Phương thức đánh địa chỉ thiết bị ngoại vi 58 II.1.7 Các mạch Multiplexer, mạch Decoder, mạch PLA 58 II.1.8 Vài nét về lập trình hợp ngữ 60 II.3 Cấu trúc và tính năng của một số chip Vi xử lý hiện đại. 61 II.3.1 Cấu trúc chip Vi xử lý Pentium 63 II.3.2 Cấu trúc RISC, CISC 67 II.3.3 Quản lý bộ nhớ 69 II.3.4 Bộ nhớ cache 70 II.4 Single-Chip MicroComputer µC8051 71 II.4.1 Tổng quan 71 II.4.2 Mô tả cấu trúc và chức năng 73 II.4.3 Lập trình cho µC8051 83 II.4.4 Các khả năng ứng dụng của µC8051 83 CHƯƠNG III.BỘ NHỚ TRONG CỦA HỆ VI XỬ LÝ 85 III.1 Bộ nhớ trong hệ Vi xử lý 85 III.1.1 Phần tử nhớ, vi mạch nhớ, từ nhớ và dung lượng bộ nhớ 85 III.1.2 Vài nét về bộ nhớ trong của hệ Vi xử lý và máy tính PC 86 III.1.3 Phân loại các chip nhớ ROM, RAM 90 III.3 Tổ chức bộ nhớ cho hệ Vi xử lý 91 III.3.1 Tổ chức bộ nhớ vật lý 91 III.3.2 Thiết kế vỉ nhớ cho hệ Vi xử lý 92 CHƯƠNG IV. CÁC CHIP KHẢ LẬP TRÌNH (PROGRAMMABLE) 95 IV.1 Tổng quan 95 IV.2 Một số mạch chức năng tiêu biểu 95 IV.2.1 Mạch vào/ra dữ liệu song song PPI-8255 (Programmable Peripheral Interface) 95 IV.2.2 Mạch điều khiển ngắt PIC-8259 100 IV.3.3 Mạch đếm định thời đa năng PIT-8253 (Programmable Interval Timer) 109 4 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý IV.4.4 Mạch điều khiển vào/ra nối tiếp đồng bộ/dị bộ USART-8251 (Universal Synchronous/Asynchronous Receiver Transmitter) 115 CHƯƠNG V. THIẾT BỊ VÀO RA CỦA HỆ VI XỬ LÝ 127 V.1 Bàn phím Hex Keyboard 127 V.2 Ghép nối bàn phím với hệ Vi xử lý 131 V.2.1 Hệ thống bàn phím của máy vi tính 131 V.2.2 Quá trình truyền dữ liệu từ bàn phím cho CPU 132 V.3 Mạch điều khiển và lập trình chỉ thị 7-segments 133 V.4 Màn hình (Monitor) 135 V.4.1 Màn hình ống tia âm cực CRT (Cathode Ray Tube) 135 V.4.2 Ghép nối màn hình với hệ Vi xử lý 136 V.4.3 Bộ điều khiển màn hình CRTC 137 PHỤ LỤC PHỤ LỤC A 140 Bảng tóm tắt hệ lệnh của Trung tâm Vi xử lý họ x86 140 PHỤ LỤC B 143 Bảng luỹ thừa 2n 143 PHỤ LỤC C 144 Bảng mã ASCII 144 PHỤ LỤC D 145 CÁC NHÓM LỆNH CỦA µC8051 145 1. Tạo vòng lặp và lệnh nhảy: 145 2. Lệnh gọi Call 146 a. Nhóm lệnh xử lý số học: 147 b. Nhóm lệnh luận lý: 148 c. Nhóm lệnh chuyển dữ liệu: 150 d. Nhóm lệnh chuyền điều khiển: 151 TÀI LIỆU THAM KHẢO 153 5 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý CHƯƠNG I. TỔNG QUAN VỀ CÁC HỆ VI XỬ LÝ I.1 Các hệ đếm Hệ đếm thông dụng nhất trong đời sống là hệ đếm cơ số 10 (thập phân – Decimal), sử dụng 10 ký tự số từ 0 đến 9. Ngoài ra, trong sản xuất, kinh doanh còn có khi sử dụng hệ đếm cơ số 12 (tá – dozen). Trong các hệ thống máy tính, để xử lý, tính toán, ta sử dụng hệ đếm cơ số 2 (nhị phân – Binary), hệ cơ số 8 (bát phân – Octal), hệ cơ số 16 (Hexa). Tuy nhiên, việc nhập dữ liệu hay đưa kết quả xử lý, ta lại dùng hệ đếm cơ số 10. Một số N trong một hệ đếm bất kỳ có n+l chữ số , trong đó gồm n chữ số thuộc phần nguyên và l chữ số thuộc phần thập phân, được triển khai theo công thức tổng quát: n k N  a k R trong đó: k l R là cơ số của hệ đếm ak là trọng của chữ số ở vị trí thứ k (0 ak < R) { ak }R = {0, 1, 2, 3, , R – 1} l, n là số nguyên N = anan-1 a1a0,a-1a-2 a-l Theo công thức trên, các số được biểu diễn trong các hệ đếm khác nhau sẽ như sau: I.1.1 Hệ đếm thập phân (R = 10 - Decimal) { ak }D = {0, 1, 2, 3, 4, 5, 6, 7, 8, 9} 2 1 0 -1 -2 123,45D = 1 x 10 + 2 x 10 + 3 x 10 + 4 x 10 + 5 x 10 6 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý I.1.2 Hệ đếm nhị phân (R = 2 - Binary) { ak }B = {0, 1} 4 3 2 1 0 -1 -2 11011.01B = 1 x 2 + 1 x 2 + 0 x 2 + 0 x 2 + 1 x 2 + 0 x 2 + 1 x 2 = = 16 + 8 + 0 + 2 + 1 + 0 + 0,25 = 27,25D I.1.3 Hệ đếm bát phân (R = 8 - Octal) { ak }O = {0, 1, 2, 3, 4, 5, 6, 7} 2 1 0 -1 -2 653,12 O = 6 x 8 + 5 x 8 + 3 x 8 + 1 x 8 + 2 x 8 = = 384 + 40 + 3 + 0,125 + 0,03125 = 427,1562D Lưu ý: Các chữ số trong hệ này có thể biểu diễn nhờ 3 ký tự số (“0” và “1”) trong hệ đếm nhị phân theo bảng sau: Octal Binary Octal Binary Octal Binary Octal Binary 0O 000B 2O 010B 4O 100B 6O 110B 1O 001B 3O 011B 5O 101B 7O 111B I.1.4 Hệ đếm 16 (R = 16 - Hexa) { ak }H = {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F} 2 1 0 -1 3A7,C H = 3 x 16 + 10 x 16 + 7 x 16 + 12 x 16 = = 768 + 160 + 7 + 0,75 = 935,75D Lưu ý: Một giá trị ký tự số Hexa có thể biểu diễn thông qua 4 ký tự số ở hệ nhị phân theo bảng sau: Hexa Binary Hexa Binary Hexa Binary Hexa Binary 0H 0000B 4H 0100B 8H 1000B CH 1100B 1H 0001B 5H 0101B 9H 1001B DH 1101B 2H 0010B 6H 0110B AH 1010B EH 1110B 3H 0011B 7H 0111B BH 1011B FH 1111B Nhận xét: 7 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý 1. Trong các hệ đếm vừa được nêu, hệ đếm cơ số 2 có rất nhiều ưu điểm khi xử lý trong máy tính. Thứ nhất, việc mô phỏng giá trị của một ký tự số là rất đơn giản: chỉ cần một phần tử có hai trạng thái khác biệt. Sử dụng bản chất vật lý của vật mang thông tin để biểu diễn hai trạng thái này rất dễ thực hiện. Trên dây dẫn điện là các trường hợp có dòng điện (tương ứng với trọng số là 1) hoặc không có dòng điện (tương ứng với trọng số là 0). 2. Việc chuyển đổi giữa hai giá trị 0 hoặc 1 có thể thực hiện thông qua một công tắc, trong thực tế là các phần tử logic điện tử thực hiện các chức năng của khoá điện tử: đóng (dòng điện đi qua được) hoặc mở (dòng điện không đi qua). I.2 Chuyển đổi lẫn nhau giữa các hệ đếm I.2.1 Hệ nhị phân và hệ thập phân a) Từ nhị phân sang thập phân: Sử dụng biểu thức triển khai tổng quát đã nêu, cộng tất cả các số hạng theo giá trị số thập phân, tổng số là dạng thập phân của số nhị phân đã cho. 4 3 2 1 0 -1 -2 Ví dụ: 11011.11B= 1 x 2 + 1 x 2 + 0 x 2 + 1 x 2 + 1 x 2 + 1 x 2 + 1 x 2 = 16 + 8 + 0 + 2 + 1 + 0.5 + 0.25 = 27.75D b) Từ thập phân sang nhị phân: Phần nguyên: Ta có đẳng thức sau (vế trái là số thập phân, vế phải là biểu diễn nhị phân của số đó): n n-1 n-2 1 0 SD = kn2 + kn-12 + kn-22 + k12 + k02 + = n-1 n-2 n-3 = 2(kn2 + kn-12 + kn-22 + + k1) + k0 Vì ki = {0, 1}, đồng phân với số 0, 1 trong số thập phân, nên ta có thể viết: S –k D 0 = k 2n-1 + k 2n-2 + k 2n-3 + + k = 2(k 2n-2 + k 2n-3 + + k ) + k 2 n n-1 n-2 1 n n-1 2 1 Thấy rằng: Ký tự đầu tiên của số nhị phân là k0, đúng với số dư khi chia SD cho 2, ký tự tiếp theo, k1 chính là số dư khi chia thương cho 2, v. v nên ta có thể tìm tất cả các ký tự khác như sau: 8 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Ví dụ: Đổi số 173D ra số nhị phân 173 2 dư 1 k0 Vậy 173D = 10101101B 86 2 dư 0 k1 43 2 dư 1 k2 21 2 dư 1 k3 10 2 dư 0 k4 5 2 dư 1 k5 2 2 dư 0 k6 1 2 dư 1 k7 0 Phần phân số : Đẳng thức quan hệ giữa số thập phân và số nhị phân (phần phân số) (vế trái là số thập phân, vế phải là số nhị phân) như sau: -1 -2 -3 -m+1 -m SD = k-12 + k-22 + k-32 + k-m+12 + k-m2 -1 -2 -m+2 -m+1 2SD = k-1+ (k-22 + k-32 + k-m+12 + k-m2 ) Thấy rằng k-1 trở thành phần nguyên của vế phải, vậy: -1 -2 -m+2 -m+1 2SD – k-1 = (k-22 + k-32 + k-m+12 + k-m2 ) -1 -m+3 -m+2 2(2SD – k-1) = k-2 + (k-32 + k-m+12 + k-m2 ) k-2 là phần nguyên tiếp theo của vế phải có thể bằng “0” hoặc bằng “1”. Tiếp tục tương tự, thu được các ký tự số của các phần tử còn lại. Ví dụ: Chuyển đổi số 0.8128 thành số nhị phân Thực hiện phép nhân liên tiếp với 2, phần nguyên của tích bao giờ cũng là các giá trị hoặc bằng “0” hoặc bằng “1”, thu được kết quả sau: 0.8128 x 2 = 1.6256 = 1 + 0.6256 0.6256 x 2 = 1.2512 = 1 + 0.2512 0.2512 x 2 = 0.5024 = 0 + 0.5024 0.5024 x 2 = 1.0048 = 1 + 0.0048 0.0048 x 2 Quá nhỏ có thể bỏ qua Lưu ý: Quá trình biến đổi này kết thúc khi phần phân số của tích số bằng 0, tuy nhiên, nếu quá kéo dài, tuỳ theo yêu cầu của độ chính xác dữ liệu khi tính toán và xử lý, có thể bỏ qua. 9 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý I.2.2 Hệ nhị phân và hệ Hexa Chuyển đổi một dữ liệu nhị phân sang hệ Hexa rất đơn giản, nếu chú ý rằng ta có 24 = 16, có nghĩa là một số Hexa tương ứng với một nhóm 4 số của số nhị phân (từ 0 đến F). Vì vậy, khi chuyển đổi, chỉ cần thay nhóm 4 chữ số của số nhị phân bằng một chữ số tương ứng của hệ Hexa như sau: Tổ hợp Ký tự Tổ hợp Ký tự Tổ hợp Ký tự Tổ hợp Ký tự nhị phân số nhị số nhị số nhị số Hexa phân Hexa phân Hexa phân Hexa 0 0 0 0 0 0 1 0 0 4 1 0 0 0 8 1 1 0 0 C 0 0 0 1 1 0 1 0 1 5 1 0 0 1 9 1 1 0 1 D 0 0 1 0 2 0 1 1 0 6 1 0 1 0 A 1 1 1 0 E 0 0 1 1 3 0 1 1 1 7 1 0 1 1 B 1 1 1 1 F Ví dụ: 110 1101 0011 1001. 0110 0101B = 6D39.65H 6 D 3 9. 6 5 Lưu ý: Phần nguyên được nhóm tính từ vị trí của chữ số có trọng nhỏ nhất, phần phân số được nhóm tính từ vị trí của chữ số có trọng lớn nhất. Từ cách chuyển đổi trên, dễ dàng nhận ra phép chuyển đổi ngược từ một số hệ Hexa sang số hệ nhị phân bằng cách thay một chữ số trong hệ Hexa bằng một nhóm 4 chữ số trong hệ nhị phân. Ví dụ: F5E7.8CH = 1111 0101 1110 0111.1000 1100B F 5 E 7. 8 CH = 1111 0101 1110 0111.1000 1100B 1111 0101 1110 0111 1000 1100 I.3 Biểu diễn thông tin trong các hệ Vi xử lý Các hệ Vi xử lý xử lý các thông tin số và chữ. Các thông tin được biểu diễn dưới dạng mã nhất định. Bản chất vật lý của việc biểu diễn thông tin là điện áp (“0” ứng với không có điện áp, “1” ứng với điện áp ở mức quy chuẩn trong mạch điện tử) và việc mã hoá các thông tin số và chữ được tuân theo chuẩn quốc tế. Một biến logic với chỉ hai giá trị duy nhất là “0” hoặc “1” được gọi là một bit. Hai trạng thái này của bit được sử dụng để mã hoá cho tất cả các ký tự (gồm số, chữ và các ký tự đặc biệt khác). Các bit được ghép lại 10 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý thành các đơn vị mang thông tin đầy đủ cho các ký tự biểu diễn các số, các ký tự chữ và các ký tự đặc biệt khác. Bit (BInary digiT) là đơn vị cơ bản của thông tin theo hệ đếm nhị phân. Các mạch điện tử trong máy tính phát hiện sự khác nhau giữa hai trạng thái (điện áp mức “1” và điện áp mức “0”) và biểu diễn hai trạng thái đó dưới dạng một trong hai số nhị phân “1” hoặc “0”. Nhóm 8 bit ghép kề liền nhau, tạo thành đơn vị dữ liệu cơ sở của hệ Vi xử lý được gọi là 1 Byte. Do được lưu giữ tương đương với một ký tự (số, chữ hoặc ký tự đặc biệt) nên Byte cũng là đơn vị cơ sở để đo các khả năng lưu giữ, xử lý của hệ Vi xử lý. Các thuật ngữ như KiloByte, MegaByte hay GigaByte thường được dùng làm bội số trong việc đếm Byte, dĩ nhiên theo hệ đếm nhị phân, nghĩa là: 1KiloByte = 1024 Bytes, 1MegaByte = 1024 KiloBytes, 1GigaByte = 1024 MegaBytes. Các đơn vị này được viết tắt tương ứng là KB, MB và GB. I.3.1 Mã hoá các thông tin không số Có hai loại mã phổ cập nhất được sử dụng là mã ASCII và EBCDIC. Mã ASCII (American Standard Code for Information Interchange) dùng 7 bits để mã hoá các ký tự Mã ABCDIC (Extended Binary Coded Decimal Interchange Code) dùng cả 8 bits (1 Byte) để mã hoá thông tin Loại mã được dùng trong ngành bưu điện, trong các máy teletype là mã BAUDOT, chỉ sử dụng 5 bits để mã hoá thông tin. I.3.2 Mã hoá các thông tin số Các số được mã hoá theo các loại mã sau: Mã nhị phân sử dụng các số được biểu diễn theo hệ đếm nhị phân như đã nêu ở trên Mã nhị thập phân (BCD Code – Binary Coded Decimal Code) sử dụng cách nhóm 4 bits nhị phân để biểu diễn một giá trị thập phân từ 0 đến 9. Các giá trị vượt quá giới hạn này ( > 9 ) không được sử dụng. I.3.3 Biểu diễn dữ liệu số trong máy tính Biểu diễn dữ liệu là số nguyên có dấu: Giả sử dùng 2 bytes (16 bits) để biểu diễn một số nguyên có dấu, bit cao nhất (MSB – Most Significant Bit) được dùng để đánh dấu. Số dương có bit dấu S = “0”, số âm có bit dấu S = “1”. D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 S x x x x x x x x x x x x x x x 11 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Biểu diễn dữ liệu là số thực có dấu: Về nguyên tắc, dấu của số vẫn là giá trị của MSB như đã quy ước ở trên. Có hai dạng số có dấu phẩy được sử dụng trong máy tính: Số dấu phẩy tĩnh (fixed point) và số dấu phẩy động (floatting point). . Dấu phẩy tĩnh sẽ phân chia chuỗi chữ số thành phần nguyên và phần phân số. Ví dụ ta có thể viết: 001 1101.0110 1101 Nhưng nói chung, trong các máy chuyên dụng, thường phải tìm một phương pháp thích hợp để có thể biểu diễn số có dấu phẩy cố định mà dấu phẩy được đặt ngay sau ô dấu, nghĩa là số dấu phẩy tĩnh có dạng: 0.knkn-1kn-2 k1k0 . Dấu phẩy động được dùng rất phổ biến, dạng chuẩn tắc như sau: N = F x 2 E trong đó F là phần định trị (Mantissa) và E là phần đặc tính (Exponent - số mũ) Theo nguyên tắc này, một số thực được biểu diễn trong các máy 32 bit như sau: 31 30 23 22 0 S E F Số được biểu diễn có giá trị thực tính theo biểu thức: N = (-1)s x 2E-127 x F Với cách biểu diễn này, có thể thấy độ lớn của các số như sau: Số dương: +3.4 x 1038 < N < +3.4 x 10-38 Số âm: - 3.4 x 1038 < N < - 3.4 x 10-38 Lưu ý: Khi kết quả phép tính vượt quá các giới hạn trên, nếu số mũ (exponent) là dương, sẽ được coi là - hoặc + . Trong trường hợp số mũ là âm và vượt qua số mũ cực đại cho phép, kết quả được coi là bằng 0. Dạng số chính xác gấp đôi (Double precision) được biểu diễn như sau (64 bits): 63 62 52 51 0 12 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý S E F Và giá trị thực được tính theo biểu thức: N = (-1)S x 2E-1023 x F. Cũng cần lưu ý rằng, đối với các dữ liệu số có dấu, để thuận tiện cho xử lý và tính toán, trong máy thường được biểu diễn dưới các dạng mã thuận, mã ngược (complement) hoặc mã bù 2 (two-complement). Giả sử ta có số A=+0.10010, các mã trên đều biểu diễn như nhau, nhưng với số B = -0.10010 thì sẽ được biểu diễn như sau: Bình thường A = -0.10010 Mã ngược A = 1.00110 (bù 1, tức là đảo các chữ số trong số đó) Mã bù 2 A = 1.00111 (tương ứng với bù 1 cộng thêm 1) I.3.4 Bản chất vật lý của thông tin trong các hệ Vi xử lý Trong các hệ Vi xử lý, thông tin về các giá trị “0” hay “1” được biểu diễn thông qua một mức điện áp so với mức chuẩn chung, thường là đất (GND - Ground). Độ lớn của điện áp biểu diễn các giá trị này phụ thuộc vào công nghệ được sử dụng để tạo nên phần tử mang thông tin. Đối với các mạch tổ hợp TTL (Transistor-Transistor-Logic), các mức điện áp được mô tả trong hình I.1 5V VH giới hạn trên Ứng với giá trị “1” 3V VH định mức 2V VH giới hạn dưới 1V Vùng không chắc chắn V giới hạn trên(0,8V) 0.2V L Ứng với giá trị “0” 0V VL giới hạn dưới Hình I.1 Phạm vi mức cao “1”, thấp”0” của mạch TTL Ta thường dùng ký hiệu VH để chỉ mức cao, VL để chỉ mức thấp. Trong mạch TTL, ta dùng mức cao, mức thấp để chỉ điện áp cao, điện áp thấp so với điện áp chuẩn chung. Các mức cao, thấp không phải là một giá trị cố định, mà là một vùng giới hạn cho phép. Ngoài phạm vi đã nêu, vùng không thuộc hai mức trên là vùng không chắc chắn, không xác định. 13 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Output FLIP-FLOP Inputs Hình I.2 Một phần tử mang thông tin Vật mang thông tin về các giá trị “0” hoặc “1” là một mạch điện tử đặc biệt mà đầu ra của nó sẽ tương ứng với một trong hai mức trên, được gọi chung là Flip-Flop. Tuỳ theo yêu cầu sử dụng, các Flip-Flop có các khả năng thu nhận các tín hiệu vào và đưa tín hiệu ra theo những quy luật nhất định (Hình I.2) I.4 Vài nét về thực hiện các phép tính trong hệ đếm nhị phân Phép cộng và phép trừ hai số nhị phân 1 bit được thực hiện theo quy tắc nêu trong bảng sau: Carry A B ∑ (Nhớ) 0 + 0 = 0 0 0 + 1 = 1 0 1 + 0 = 1 0 1 + 1 = 0 1 Borrow A B Hiệu (Mượn) 0 - 0 = 0 0 0 - 1 = 1 1 1 - 0 = 1 0 1 - 1 = 0 0 I.4.1 Phép cộng và phép trừ a) Phép cộng đại số các số hạng dấu phẩy cố định Đối với phép cộng đại số: Thực hiện bình thường. Trong trường hợp có một toán hạng là một số âm, ta sử dụng mã ngược hoặc mã bù 2 của nó, hiệu chỉnh kết quả theo các quy tắc thông qua các ví dụ minh hoạ sau: 14 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý A = 0.10010 A = 0.10010 A = 0.10010 B = -0.11001 1.00110 (B)b= 1.00111 (B)ng=  = -0.00111  = 1.11000  = 1.11001 ( ) ng -0.00111 ( ) = -0.00111 = b Thấy rằng: . Số biểu thị kết quả sẽ là mã thuận nếu là một số dương . Số biểu thị kết quả là mã ngược nếu ta dùng mã ngược đối với số hạng âm và cho kết quả là một số âm . Số biểu thị kết quả là một số bù 2 nếu dùng mã bù 2 đối với số hạng âm và kết quả là một số âm. b) Phép cộng đại số các số hạng dấu phẩy động: Đối với phép cộng đại số các số hạng dấu phẩy động, cần tiến hành các bước sau: . Cân bằng phần đặc tính (số mũ) bằng cách dịch chuyển phần định trị . Đặc tính của tổng bằng đặc tính chung . Định trị của tổng bằng tổng các định trị . Chuẩn hoá kết quả nếu cần. I.4.2 Phép nhân và phép chia a) Phép nhân: Đối với phép nhân các toán hạng dấu phẩy tĩnh, việc quan trọng là phải xác định dấu của kết quả, theo đó dấu của kết quả bằng tổng modulo 2 của các bit dấu. Trị số của tích là kết quả của phép tĩnh tiến (dịch phải) và phép cộng. Với các toán hạng có dấu phẩy động, dấu của tích được xác định như ở phép nhân với dấu phẩy tĩnh, sau đó tiến hành tìm tích số như sau: . Cộng phần đặc tính (số mũ), kết quả là đặc tính của tích . Nhân phần định trị, không để ý đến dấu của các toán hạng . Chuẩn hoá kết quả nếu cần. b) Phép chia: 15 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Đối với phép chia các toán hạng dấu phẩy tĩnh, việc quan trọng là phải xác định dấu của kết quả, theo đó dấu của kết quả bằng tổng modulo 2 của các bit dấu. Trị số của thương số là kết quả của phép dịch trái và phép trừ. Với các toán hạng có dấu phẩy động, dấu của thương số được xác định như ở phép chia với dấu phẩy tĩnh, sau đó tiến hành tìm thương số như sau: . Trừ phần đặc tính (số mũ), kết quả là đặc tính của thương số . Chia phần định trị, không để ý đến dấu của các toán hạng . Chuẩn hoá kết quả nếu cần. Nhận xét: Dễ dàng nhận thấy rằng các phép tính số học nêu trên chung quy lại vẫn chủ yếu là thực hiện phép cộng và phép dịch (shift). I.5 Cấu trúc của hệ Vi xử lý và máy vi tính I.5.1 Vài nét về lịch sử phát triển các trung tâm Vi xử lý Sự xuất hiện của máy tính điện tử (MTĐT) vào khoảng năm 1948 đã mở ra một trang mới trong nghiên cứu khoa học nói chung và khoa học tính toán nói riêng. Nhưng phải mãi đến năm 1971, các hệ Vi xử lý mới bắt đầu  xuất hiện. Sự ra đời của Single chip 4-bit Microprocessor Intel 4004 (P4004) vào năm đó thực sự là một cuộc cách mạng trong ngành công nghiệp máy tính . Có thể nói P4004, với độ dài từ xử lý 4 bits, đã làm đổi thay toàn bộ cách nhìn nhận về các thiết bị đầu cuối của MTĐT, hay các cơ cấu chấp hành trong điều khiển quá trình. P4004 có thể quản lý trực tiếp 4K từ lệnh 8bit của bộ nhớ chương trình và 5120 bits bộ nhớ dữ liệu RAM. CPU còn có 16 thanh ghi chỉ số được sử dụng làm bộ nhớ tạm cho dữ liệu. Với tập lệnh gồm 46 lệnh, P4004 đã chiếm được nhiều ưu thế trong các ứng dụng thực tế lúc bấy giờ. Tiếp tục của dòng P 4bit này là P4040, có nhiều cải tiến mạnh mẽ so với P4004 và một loạt các chip chức năng, chip nhớ ra đời.  Trong giai đoạn tiếp theo từ năm 1974 đến 1977, Int el đã đi đầu trong việc chế tạo các CPU 8bit, P8008, P8080 và đặc biệt là P8085, những CPU có BUS dữ liệu 8 bits và BUS địa chỉ 16 bits. Các loại CPU này đã có khả năng quản lý dược 64K từ nhớ của bộ nhớ và 256 thiết bị ngoại vi. Điều đáng chú ý ở P8085 là công nghệ dồn kênh và chia sẻ thời gian hợp lý trên BUS đã cho phép đưa ra thêm những tín hiệu điều khiển rất mạnh, cho phép xây dựng những máy vi tính đầu tiên. Khoảng thời gian năm 1978 đến năm 1982 là giai đoạn ra đời và phát triển mạnh mẽ của các trung tâm Vi xử lý 16 bits. Đặc biệt ở cuối giai đoạn này là sự xuất hiện các trung tâm Vi xử lý μP8088, P8086, với khả năng xử 16 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý lý dữ liệu 16 bits và BUS địa chỉ 20 bits, được sử dụng để tạo ra các máy vi tính XT, có ổ đĩa mềm để lưu giữ chương trình ứng dụng và dữ liệu. Tiếp theo của giai đoạn này là sự phát triển vũ bão của các loại P80186, P80286, 80386SX, 80486-SX và 80486-DX, với nhịp đồng hồ lên đến 100MHz. Máy vi tính AT và các máy tính PC ra đời trong giai đoạn này dù giá thành còn rất cao, nhưng đã trở thành rất thông dụng trong đời sống con người. Từ khoảng giữa những năm 1993 trở lại đây, các trung tâm vi xử lý Pentium ra đời, tốc độ ngày càng cao, với nhịp đồng hồ lên đến hàng GHz, và sự xuất hiện của các trung tâm xử lý đa phân luồng như các chip Pentium IV hiện nay. I.5.2 Cấu trúc cơ bản của hệ Vi xử lý Các khối chức năng cơ bản của một hệ Vi xử lý (hình I.3) gồm: Đơn vị xử lý trung tâm (CPU) Bộ nhớ ROM, RAM Thiết bị vào (nhập dữ liệu - Input device) Thiết bị ra (đưa dữ liệu ra - Output device) Ngoài ra còn phải kể đến khối tạo xung nhịp (Clock Generator) và khối nguồn (Power Supply). CLOCK BỘ NHỚ CHÍNH RAM ROM CPU BUS HỆ THỐNG GHÉP NỐI VÀO GHÉP NỐI RA POWER THIẾT BỊ VÀO THIẾT BỊ RA SUPPLY Hình I.3 Sơ đồ khối cấu trúc cơ bản hệ Vi xử lý Các khối chức năng cơ bản được nối với nhau qua một tập đường dây truyền dẫn tín hiệu điện gọi là BUS hệ thống. BUS hệ thống bao gồm 3 BUS thành phần: BUS địa chỉ, BUS dữ liệu và BUS điều khiển. Thiết bị vào/ra thường được ghép nối với BUS hệ thống thông qua giao diện ghép nối (I/O Interface). Đơn vị xử lý trung tâm (Central Processing Unit – CPU) là khối chức năng cơ bản nhất để tạo nên một hệ Vi xử lý hay máy tính cá nhân (Personal Computer – PC). Máy vi tính là một trong những ứng dụng cụ thể của một hệ thống gọi là Hệ Vi xử lý. 17 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý a) CPU thực hiện chức năng xử lý dữ liệu thông qua các hoạt động chính sau: . Đọc mã lệnh – đọc tập các bit thông tin “0” và “1” từ bộ nhớ chính . Giải mã lệnh – tạo các xung điều khiển tương ứng với mã lệnh để điều khiển hoạt động của các khối chức năng khác . Thực hiện từng bước các thao tác xử lý dữ liệu theo yêu cầu của lệnh. Bên trong CPU có các thanh ghi (Registers): . Thanh ghi con trỏ lệnh IP (Instruction Pointer), trong các trung tâm vi xử lý trước đây còn gọi là thanh đếm chương trình PC (Program Counter) chứa địa chỉ của lệnh kế tiếp cần được thực hiện trong tuần tự thực hiện chương trình . Các thanh ghi đa dụng khác GPRs (General Purpose Registers) để lưu trữ tạm thời dữ liệu, kết quả trung gian hay trạng thái của hệ thống cùng với đơn vị số học và logic ALU (Arithmetic and Logic Unit) thực hiện các thao tác xử lý dữ liệu . Đơn vị điều khiển CU (Control Unit) là thành phần phức tạp nhất, có chức năng giải mã lệnh và tạo các tín hiệu điều khiển hoạt động của toàn hệ thống. b) Bộ nhớ chính được tổ chức từ các từ nhớ, trong IBM/PC từ nhớ có độ dài 1 byte (8 bits). Bộ nhớ này gồm các chip nhớ chỉ đọc ROM (Read Only Memory) và các chip nhớ truy xuất ngẫu nhiên RAM (Random Access Memory) có tốc độ truy cập nhanh. Bộ nhớ được sử dụng để chứa các chương trình và các dữ liệu điều khiển hoạt động của hệ thống. các chương trình ứng dụng và dữ liệu có thể được chứa ở ROM hoặc RAM, các kết quả trung gian hay kết quả cuối cùng của các thao tác xử lý có thể được chứa trong các thanh ghi đa dụng hoặc trong khối nhở RAM c) Các mạch ghép nối vào/ra là các mạch điện tử cho phép CPU trao đổi dữ liệu với các thiết bị ngoại vi như bàn phím, màn hình, máy in làm giao diện với người dùng hoặc các bộ chuyển đổi số-tương tự DAC (Digital/Analog Converter), chuyển đổi tương tự-số ADC (Analog/Digital Converter), các mạch vào/ra số DO (Digital Outputs), DI (Digital Inputs) 18 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý d) Hệ Vi xử lý còn có một mạch tạo xung nhịp gọi là đồng hồ hệ thống (Clock Generator) điều khiển và duy trì hoạt động đồng bộ của tất cả các khối chức năng. Bộ tạo xung này được điều khiển bằng một mạch thạch anh có tần số thích hợp và đảm bảo tần số làm việc ổn định cho toàn bộ hệ thống. e) Một khối nguồn nuôi (Power Supply) cung cấp năng lượng cho hệ thống từ mạng điện lưới. Bộ nguồn của các hệ Vi xử lý thông thường là bộ nguồn xung với kỹ thuật đóng-ngắt dùng bán dẫn công suất (Switching Power Supply), vừa gọn nhẹ, công suất lớn lại vừa đảm bảo độ gợn sóng nhỏ nhất và khả năng chống nhiễu cao. Hình I.4 là sơ đồ khối của bộ nguồn đóng-ngắt. Điện áp lưới (220VAC) được chỉnh lưu trực tiếp, lọc bằng tụ hoá để cung cấp cho một bộ dao động tần số cao (từ 20KHz đến 40KHz). Các xung điện áp tần số cao được chuyển sang biến áp xung công suất hạ áp. Điện áp ở lối ra của biến áp xung được chỉnh lưu và lọc thành điện áp nguồn một chiều cung cấp cho hệ thống. Nguyên lý ổn áp ở đây là thay đổi độ rộng của các xung có tần số ổn định, do vậy sự dao động của điện áp đầu ra khi có tải được chuyển qua bộ cảm biến để điều chỉnh độ rộng này, đảm bảo sự ổn định của điện áp ra. Điện áp một chiều thứ cấp: Điện áp Power một chiều Switching 5V, 12V sơ cấp Transistor Chỉnh lưu Bộ lọc sơ Chỉnh lưu Bộ lọc thứ Biến áp sơ cấp cấp thứ cấp cấp xung Mạch cảm biến - Tín hiệu cảm biến điện áp chuyển mạch 220VAC Hình I.4 Sơ đồ khối bộ nguồn nuôi máy tính I.5.3 Từ hệ Vi xử lý đến máy vi tính PC Trong thực tế, các hệ Vi xử lý hiện đại được trang bị thêm nhiều thiết bị ngoại vi tiện dụng tuỳ theo yêu cầu, mục đích sử dụng và có giao diện thân thiện với con người. Đó là các máy vi tính PC. Cũng có thể là những hệ Vi xử lý chuyên dụng cho những mục đích tính toán hay điều khiển. a) Máy tính xử lý dữ liệu: Là các máy tính được dùng để tính toán, xử lý các dữ liệu như quản lý nhân viên trong cơ quan, tính toán tiền lương, 19 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý tính toán kết cấu công trình, phân tích dữ liệu trong kinh doanh, v.v Quan điểm đúng cho rằng máy tính chỉ gồm CPU và bộ nhớ chính, còn các thiết bị phụ trợ khác như bàn phím, máy in, các ổ đĩa cứng, đĩa mềm, ổ CD, chuột, màn hình, máy in , là những thiết bị ngoại vi. Các chương trình để xử lý dữ liệu được lưu giữ trong bộ nhớ chính hoặc trong các ổ đĩa, có nhiệm vụ xử lý những dữ liệu được người dùng nhập vào, và đưa kết quả xử lý ra màn hình, in ra giấy hoặc lưu giữ trong các ổ đĩa. Để đánh giá tính năng và chất lượng của các máy này, ta thường căn cứ vào tốc độ xử lý dữ liệu, dung lượng bộ nhớ, ổ đĩa, chất lượng màn hình, máy in v.v CÁC Ổ ĐĨA MÀN HÌNH (FDD, HDD, (MONITOR) CDROM ) CPU VÀ BỘ NHỚ CHÍNH (ROM, RAM) MÁY IN (PRINTER) BÀN PHÍM CHUỘT Hình I.4 Máy Vi tính PC b) Máy tính là bộ xử lý số: Đối với các máy tính này, thời gian dành cho xử lý dữ liệu rất nhỏ, còn thời gian để tính toán, xử lý các số liệu lại vô cùng lớn. Các máy tính loại này được sử dụng chủ yếu trong các cơ quan dự báo, như dự báo khí tượng, thuỷ văn, trong tính toán quỹ đạo bay của tên lửa, máy bay, tàu thuỷ, v.v hay trong các phòng nghiên cứu khoa học. Những máy tính loại này thông thường thực hiện những chương trình tính toán khổng lồ, nên chúng được trang bị các CPU rất mạnh và các thiết bị ngoại vi, bộ nhớ ngoài rất lớn. Đó là những siêu máy tính (Supercomputer). c) Máy tính đo lường và điều khiển: Sự phát triển nhanh chóng của các hệ thống máy tính đã tạo ra những ứng dụng lớn lao trong các hệ thống đo lường và điều khiển tự động. Đối với các ứng dụng thông thường như trong các dụng cụ gia dụng, từ Tivi, điều hoà nhiệt độ, máy giặt v.v Đó là những máy tính nhỏ được chế tạo dưới dạng một vi mạch (Single-Chip Microcomputer). Tuy nhiên, cũng cần phải tính đến những máy tính này trong các thiết bị hiện đại và phức tạp như trong các hệ thống tự động lái máy bay (Autopilot), tàu thuỷ, tên lửa 20 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý d) Căn cứ vào tính năng kỹ thuật và các chỉ tiêu về kích thước: Các máy tính còn được chia ra thành máy tính lớn đẻ giải các bài toán cực lớn với tốc độ rất nhanh, máy tính nhỏ sử dụng trong gia đình, trong trường học hay các tính toán thông dụng, điều khiển các quá trình công nghệ vừa và nhỏ. Cũng cần nhắc đến ở đây một sự khác biệt giữa hai khái niệm hệ Vi xử lý và máy vi tính: các máy vi tính luôn luôn được trang bị một phần mềm cơ bản là Hệ điều hành, ví dụ: MS-DOS hay các phiên bản điều hành đa nhiệm (MS-WINDOWS của hãng phần mềm Microsoft, hoặc các hệ điều hành của các hãng khác ) và các chương trình hay phần mềm ứng dụng, trong khi các hệ Vi xử lý chỉ cần trang bị một chương trình Monitor (chương trình giám sát) đơn giản được ghi trong bộ nhớ ROM. 21 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý CHƯƠNG II. CÁC ĐƠN VỊ VI XỬ LÝ TRUNG TÂM (CPU – Central Processing Unit) Vì hầu hết các máy vi tính đang được sử dụng ở Việt nam đều được  xây dựng trên cơ sở của các chip xử lý của hãng Int el , nên tài liệu này cũng giới hạn sự trình bày trong khuôn khổ các trung tâm vi xử lý của hãng này. Các độc giả có thể tìm hiểu thêm về các trung tâm vi xử lý của các hãng khác như Motorola, AMD, ở một số tài liệu tham khảo liệt kê ở phần cuối giáo trình. Khi CPU được chế tạo từ một mạch vi điện tử có độ tích hợp rất cao thì nó được gọi là bộ Vi xử lý (P – Microprocessor). Trong quá trình phát triển,  hãng Intel đã cho ra đời nhiều thế hệ P từ đơn giản đến phức tạp, từ thông dụng đến chuyên dụng. Tính phát huy và kế thừa luôn được coi trọng trong quá trình này, vì vậy, các chương trình ứng dụng chuẩn phần lớn có thể thực hiện được trên bất kỳ máy vi tính được xây dựng từ thế hệ P nào. II.1 Trung tâm Vi xử lý P8085 INTA RST6.5 TRAP SID SOD INTR RST5.5 RST7.5 Interrupt Control Serial I/O Control 8-BIT Internal data BUS Accumulator Temp.Reg Inst. Reg B C (8) (8) Flag (5) (8) Reg. (8) Reg. (8) Flip-Flop D E Reg. (8) Reg. (8) Instruction H L Decoder Reg. (8) Reg. (8) Arithme And Stack Pointer -tic Machine (16) and Cycle Program Counter Logic Encoding (16) Unit Increment/Decrement Address Latch(16) +5V GND Timing and Control X1 CLK Address Data/Addr X2 GEN CONTROL STATUS DMA RESET Buffer (8) Buffer ( 8) READY HOLD RESET IN A15 – A8 AD7 – AD0 Address Address/Data S S CLK OUT RD WR ALE 0 1 IO/M HLDA RSOUT BUS BUS Hình II.1a) Sơ đồ khối cấu trúc P8085 22 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Hình II.1a) là sơ đồ khối cấu trúc của P8085, hình II.1b) là sơ đồ nối chân của µP8085. Khác với các loại P xuất hiện trước đó như P8008 hay P8080, P8085 có những bước phát triển có tính đột phá như sau: X1 11 40 Vcc X2 HOLD RESET OUT HLDA SOD CLK OUT SID RESET IN TRAP READY RST7.5 IO/M RST6.5 S1 RST5.5 RD INTR 8085 WR INTA ALE AD0 CPU S0 AD1 A15 AD2 A14 AD3 A13 AD4 A12 AD5 A11 AD6 A10 AD7 A9 VSS 20 21 A8 Hình II.1b) Sơ đồ nối chân của P8085 1. Cơ cấu ngắt theo nhiều mức khác nhau được hình thành qua một khối điều khiển ngắt, tạo ra một vector ngắt tránh được sự chèn nhau do lệnh RET N trên BUS dữ liệu. Tín hiệu nhận biết yêu cầu ngắt INTA được tạo bởi khối điều khiển ngắt, chứ không phải từ mạch phụ 8228 như ở P8080. 2. Các tín hiệu điều khiển ghi/đọc WR và RD được tạo ra từ khối định thời và điều khiển chức năng. Các tín hiệu INTA, WR và RD được tạo ngay trong CPU, chứ không do mạch phụ trợ bên ngoài. 3.P8085 có mạch tạo xung đồng hồ được tích hợp ngay trong CPU. 4. Khối chức năng điều khiển vào/ra nối tiếp được tích hợp cũng cho phép P8085 thực hiện các lệnh vào/ra dữ liệu nối tiếp mà nhiều khi không cần đến sự hỗ trợ của vi mạch chuyên dụng. 5. Đặc biệt hơn, P8085 có hai thanh ghi đệm địa chỉ, đó là thanh ghi đệm A15 – A8 và thanh ghi đệm AD7 – AD0 cho cả dữ liệu và địa chỉ. Việc dồn kênh như trên tạo điều kiện cho những chân chức năng khác được tạo thêm, làm tăng thêm sức mạnh cho CPU. 23 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.1.1 Các nhóm tín hiệu trong P8085 A8 – A15. Nhóm tín hiệu ra: 8 bit cao của địa chỉ, các chân này là các chân được nối với bên ngoài qua mạch 3 trạng thái. Các phần tử 3 trạng thái sẽ được đặt ở trạng thái high-Z trong các trường hợp một trong các tín hiệu HOLD hay HALT là tích cực. AD0 – AD7. Nhóm tín hiệu dồn kênh 3 trạng thái. Ở giai đoạn đầu của chu kỳ máy, T1 của M1, sẽ là byte thấp của 16 bit địa chỉ. ALE (Address Latch Enable). Tín hiệu ra qua mạch 3 trạng thái. Được sử dụng để chốt byte thấp của tín hiệu địa chỉ (A 0 – A7). Tín hiệu này được tạo ra trong giai đoạn đầu tiên của chu kỳ máy, T 1 của M1, và cũng được dùng để chốt các tín hiệu trạng thái S0 và S1 khi cần thiết. S0, S1 (Data BUS Status). Là các tín hiệu chỉ trạng thái của các chân thuộc BUS dữ liệu trong mỗi chu kỳ máy. Tổ hợp của hai tín hiệu này cũng cho biết trạng thái của CPU S1 S0 Hoạt động của BUS dữ liệu 0 0 Trạng thái HALT 0 1 CPU đang thực hiện thao tác WRITE 1 0 CPU đang thực hiện thao tác READ 1 1 CPU đang thực hiện thao tác nhận lệnh Instruction Fetch RD (Read). Chân ra 3 trạng thái. Nằm trong nhóm tín hiệu điều khiển. Tín hiệu tích cực khi CPU tiến hành đọc dữ liệu từ bộ nhớ hoặc từ thiết bị ngoại vi. Trong chế độ HALT hoặc DMA, chân ra này ở trạng thái high-Z. WR (Write). Chân ra 3 trạng thái. Nằm trong nhóm tín hiệu điều khiển. Tín hiệu tích cực khi CPU tiến hành ghi dữ liệu vào bộ nhớ hoặc đưa dữ liệu ra thiết bị ngoại vi. Trong các chế độ HALT hoặc DMA, chân ra này ở trạng thái high-Z. IO/M. Trạng thái logic của đầu ra này cho biết CPU đang làm việc với thiết bị ngoại vi hay với bộ nhớ. Nếu là logic “1”, CPU đang truy cập thiết bị vào/ra, còn nếu là “0”, CPU đang truy cập bộ nhớ. Kết hợp với hai đầu ra RD và WR để tạo ra các tín hiệu I/OR, I/OW, MEMR, và MEMW trong trường hợp sử dụng địa chỉ tách biệt đối với thiết bị vào/ra. Nằm trong nhóm tín hiệu điều khiển, nên IO/M cũng là đầu ra 3 trạng thái. Interrupts.P8085 có ngắt đa mức. Có 5 chân ngắt tất cả: (INTR, RST5.5, RST6.5, RST7.5 và TRAP). Ngoài chân ngắt không che được là TRAP, các chân khác đều có thể che hoặc không che nhờ lập trình phần mềm. - INTR: Chân nhận yêu cầu ngắt từ bên ngoài, được đáp ứng theo nguyên tắc polling hoặc vectoring thông qua lệnh RST 24 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý - Các yêu cầu ngắt RST: Có 3 đầu vào yêu cầu ngắt với các mức ưu tiên khác nhau là RST7.5, RST6.5 và RST5.5. Khi yêu cầu ngắt xuất hiện tại các chân này, CPU tự động chuyển đến các vector ngắt tương ứng. Cụ thể như sau: . RST5.5 là mức ưu tiên thấp nhất, phản ứng theo mức điện áp trên chân yêu cầu ngắt, địa chỉ vector ngắt này nằm ở ô nhớ có địa chỉ 2CH. . RST6.5: Ngắt ưu tiên thấp thứ 2, phản ứng theo mức điện áp trên chân yêu cầu ngắt, địa chỉ vector ngắt này nằm ở ô nhớ 34H . RST7.5: Mức ưu tiên cao nhất. Phản ứng theo sườn lên của xung yêu cầu ngắt. Sườn lên của xung này tác động lên một flip-flop, mạch này giữ lại yêu cầu ngắt cho đến khi được xoá nhờ tín hiệu nhận biết yêu cầu ngắt Acknowledge. Địa chỉ của vector ngắt này nằm ở ô nhớ 3CH - TRAP: Là chân nhận yêu cầu ngắt không che được (dĩ nhiên là nó có mức ưu tiên cao nhất). Địa chỉ của vector ngắt này ở ô nhớ 24H. INTA. Tín hiệu ra nhận biết yêu cầu ngắt tại chân INTR. Các yêu cầu ngắt RST5.5, RST6.5, RST7.5 và TRAP không tác động đến INTA. HOLD. Trạng thái logic “1” ở chân này là yêu cầu của thao tác DMA. Các đầu ra RD, WR, IO/M và ALE sẽ được đưa về trạng thái high-Z. HLDA. Tín hiệu nhận biết yêu cầu HOLD. RESET IN. Logic thấp “0” ở đầu vào của chân này yêu cầu tái khởi động hệ Vi xử lý. Do tác động của tín hiệu RESET IN tích cực, giá trị của thanh đếm chương trình PC sẽ được nạp lại là 0000 H. Các mặt nạ ngắt và tín hiệu HLDA cũng được tái thiết lập về giá trị mặc định. RESET OUT. Đầu ra nhận biết hệ Vi xử lý được tái khởi động. Dùng tín hiệu này để tái khởi động toàn bộ hệ thống. READY. Logic “1” ở đầu vào này thông báo trạng thái sẵn sàng cung cấp dữ liệu cho CPU hoặc nhận dữ liệu từ CPU của các thiết bị ngoại vi. SID (Serial Input Data). Là cổng vào của dữ liệu nối tiếp của hệ Vi xử lý. Bit hiện diện tại cổng này được đọc vào CPU nhờ lệnh RIM, bit sẽ được đưa vào bit cao của Acc (MSB). SOD (Serial Output Data). Bit cao (MSB) của Acc được truyền ra ngoài chân này khi sử dụng lệnh SIM. 25 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý X1, X2. Lối nối thạch anh hoặc một mạch dao động để tạo xung nhịp cho CPU. Có thể sử dụng thạch anh có tần số dao động trong khoảng từ 0.5 đến 3MHz. CLK. Đầu ra của xung nhịp, có thể làm xung nhịp cho các thành phần chức năng khác trong hệ Vi xử lý. Vcc, Vss. Lối nối nguồn +5V và GND cho P8085. Cũng cần nhắc lại rằng, P8085 chỉ cần một nguồn nuôi duy nhất là +5V, khả năng cung cấp dòng của nguồn cần được thiết kế tuỳ theo nhu cầu của toàn hệ Vi xử lý. II.1.2 Khái niệm và bản chất vật lý của các BUS trong hệ Vi xử lý Hoạt động của một hệ Vi xử lý thực chất là việc trao đổi và xử lý các giá trị nhị phân giữa các thành phần, các khối và các mạch vi điện tử trong toàn bộ hệ thống. Như đã biết, các giá trị nhị phân (hoặc “0” hoặc “1”) được thể hiện qua mức điện áp so với một chuẩn nhất định. Giá trị “0” tương ứng với mức điện áp thấp (từ 0V đến +0,8V) và giá trị “1” tương ứng với mức điện áp từ khoảng +3V đến +5V. Để biểu diễn một số liệu nhị phân, các phần tử mang thông tin được liên kết kề nhau theo nhóm (ví dụ 1byte là 8 bits). Để đảm nhận công việc di chuyển các dữ liệu này trong toàn bộ hệ thống, có các đường dây truyền dẫn điện chuyên dụng được ghép song song thành hệ thống, mỗi dây truyền dẫn dành riêng cho 1 bit. Tập các đường truyền dẫn dành riêng cho các tín hiệu có cùng chức danh (dữ liệu, địa chỉ, điều khiển) được gọi là BUS. Như vậy, trong một hệ Vi xử lý, có ba loại BUS: BUS dữ liệu, BUS địa chỉ và BUS điều khiển. Các BUS này hợp lại thành BUS hệ thống. Từ khái niệm trên, dễ dàng suy ra bản chất vật lý của các BUS trong một hệ Vi xử lý: Đó là các đường truyền dẫn điện, có thể dưới các dạng cáp nhiều sợi, đường dẫn trong các bảng mạch in v.v Khả năng và chất lượng dẫn điện của các đường truyền dẫn này đóng vai trò quan trọng và quyết định đối với hoạt động của một hệ Vi xử lý. Đường truyền dẫn kém, trở kháng cao có thể gây ra sự suy giảm của tín hiệu điện dẫn đến các hiện tượng mất mát hoặc sai dữ liệu, rất nguy hiểm. BUS là đường dẫn điện nội bộ mà theo đó các tín hiệu được truyền từ bộ phận này đến các bộ phận khác trong hệ Vi xử lý. Có 3 loại BUS trong một hệ Vi xử lý cũng như trong máy tính PC: . BUS dữ liệu truyền dữ liệu theo hai chiều giữa bộ nhớ và trung tâm Vi xử lý, giũa các thiết bị ngoại vi và Trung tâm Vi xử lý . BUS địa chỉ xác định các vị trí nhớ trong bộ nhớ, các thiết bị ngoại vi 26 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý . BUS diều khiển truyền các tín hiệu điều khiển đến các bộ phận cần được điều khiển Các BUS được xây dựng bằng cách sử dụng các khe cắm, theo một quy ước chặt chẽ đối với từng tiếp điểm. Đối với các khe cắm, các tiếp điểm tương ứng sẽ được nối với nhau bằng các dây dẫn hoặc đường dẫn song song trên mạch in. Nhờ vậy, khi dữ liệu được truyền đi, tất cả các bit (8, 16, 32, hay 64) đều được truyền đi đồng thời, cùng một hướng (truyền dẫn song song). Cũng cần nói thêm rằng, trong máy PC, có 3 loại cấu trúc BUS thường gặp là ISA (Industrial Standard Architecture) EISA (Enhanced ISA) và PCI (Peripheral Component Interconnect). II.1.3 Các mạch 3 trạng thái, mạch chốt và mạch khuyếch đại BUS 2 chiều Trước tiên, cũng cần nhắc lại một số linh kiện điện tử số cơ bản sử dụng trong máy vi tính. Nhờ công nghệ cao, các linh kiện có độ tích hợp lớn và rất lớn đã ra đời, nhưng không thể không nhìn lại một số mạch tổ hợp thực hiện những hàm logic cơ bản nhất. a) Các cổng logic Ký hiệu các mạch được chỉ ra trên Hình II.2, cùng biểu thức hàm logic gồm: mạch đệm (bufer), mạch đảo (NOT), mạch và (AND), mạch NAND, mạch hoặc (OR), mạch NOR và mạch XOR. A A A A Y Y Y Y B B Y=A Y=A Y=A+B Y=A.B A Y A A Y Y B B Y=A A A Y=A+B Y=A.B Y Y B B A A Y= A.B Y=A+B Y Y B B A A Y Y B B Y=A B Y=A B Y=A.B Y=A+B Hình II.2 Một số cổng Logic thông dụng Các loại mạch này thường được sử dụng để tạo nên các mạch tổ hợp logic thực hiện các chức năng lập mã, giải mã, dồn kênh và phân kênh. Cũng 27 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý cần lưu ý rằng, một số mạch chức năng như giải mãm dồn kênh và phân kênh đã được các hãng tích hợp dưới dạng các mạch MSI. Một số mạch có thể kể ra như mạch giải mã 3/8 SN74138, mạch dồn kênh 74151, mạch cộng, và mạch nhân v.v b) Mạch 3 trạng thái (Tristate Component) Trong hệ Vi xử lý, có nhiều khối chức năng cần thông tin, nhưng tại một thời điểm, bao giờ cũng chỉ có một khối đưa tín hiệu ra (dữ liệu) và một số hạn chế các khối thu nhận tín hiệu. Thay vì nối dây dẫn liên kết các khối qua từng đôi phần tử một, các tín hiệu này được đưa lên BUS. Với các cổng logic thông thường, không thể nối trực tiếp chúng lên cùng một đường dây vì sẽ xẩy ra tranh chấp BUS vì đoản mạch. Ví dụ đầu ra của phần tử A là “1” trong lúc đầu ra của phần tử B là “0”. (Hình II.3). Các đầu ra của loại mạch này đều theo cấu trúc pull-up, nghĩa là có hai transistor được nối nối tiếp với nhau (xem hình vẽ), emitter của transistor này qua một diode rồi đến đầu ra, đến collector của transistor kia. Với hai trạng thái logic “1” và “0”, tương ứng sẽ lả T1 mở, T2 đóng và ngược lại, T 2 mở và T1 đóng. Trên hình vẽ II.2 hiện tượng nguy hiểm xẩy ra khi lối ra của phần tử logic A là “1”, các khoá mở hay đóng tương đương việc transistor thông bão hoà hay ngắt, lối ra của phần tử logic B là “0” và hiện tượng đoản mạch xẩy ra. Để tránh hiện tượng này, một loại cổng logic gọi là cổng 3 trạng thái (tri-state gate) được sử dụng cho lối ra của các khối nối chung vào BUS. Hình II.3a là một phần tử đảo đầu ra 3 trạng thái. Hình II.3b là sơ đồ tương đương của trạng thái high-Z, tương ứng với trường hợp đầu ra bị tách khỏi BUS. Vcc +5V +5V A T1 Điểm nối chung A B trên B BUS Output T2 GND Một dây dẫn của BUS GND Đầu ra Pull-up của phần tử logic Hình II.3a Hiện tượng đoản mạch xẩy ra khi nối hai đầu ra của hai phần tử lên cùng một đường dây của BUS Như vậy, để tránh xung đột trên BUS, các phần tử có dầu ra nối với BUS cần phải đưa qua cổng 3 trạng thái. 28 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý +5V Enable Input Output Hình II.3b Phần tử đảo 3 trạng thái và sơ đồ tương đương đầu ra của phần tử ở trạng thái high-Z c) Mạch chốt, thanh ghi: Mạch chốt là một mạch gồm các phần tử có khả năng lưu giữ các giá trị “0” hoặc “1” ở lối ra. Có thể dùng D flip-flop làm một mạch chốt với tín hiệu để chốt dữ liệu tại đầu ra Q theo bảng giá trị chân lý sau: D Q D CK Q Q X 0 Q Qn CK Q 0 1 0 1 1 1 1 0 Hình II.4 Mạch chốt (hay phần tử nhớ) D Flip-Flop Biết rằng Qn+1 = D với tín hiệu điều khiển là sự xuất hiện sườn dương của xung nhịp CK. Như vậy, giá trị logic (0 hoặc 1) tại D đã được chuyển sang đầu ra Q (chốt). Nếu CK giữ nguyên trạng thái bằng “1”, thì trạng thái đầu ra Q được giữ nguyên. Như vậy, giá trị logic của D đã được lưu giữ ở Q (nhớ). D3 D2 D1 D0 CK CK D CK D CK D CK D Q Q Q Q Q Q Q Q Q3 Q2 Q1 Q0 Thanh ghi (Register) làHình một II.5 nhóm Thanh ghi các 4 bits mạch flip-flop được nối song song với nhau, có thể lưu giữ được các số liệu nhị phân. Hình II.5 là sơ đồ một thanh ghi lưu giữ số liệu nhị phân 4 bits được tạo từ 4 phần tử D flip-flop. 29 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Một số liệu nhị phân bất kỳ từ D3 đến D0 sẽ được chốt sang các lối ra từ Q3 đến Q 0 mỗi khi có một sườn lên của xung nhịp CK được đưa tới lối vào xung nhịp. Từ nhị phân này được lưu giữ ở lối ra cho đến khi có dữ liệu mới được đưa vào lối D và có xuất hiện sườn lên của xung nhịp CK. d) Mạch khuyếch đại BUS 2 chiều Trên cơ sở của các mạch 3 trạng thái, các mạch khuyếch đại BUS hai chiều được xây dựng theo nguyên lý sau: Hai phần tử 3 trạng thái sẽ được ghép ngược với nhau (Hình II.6), chân điều khiển sẽ dùng tín hiệu đảo của tín hiệu đọc RD. Khi xuất hiện tín hiệu RD, dữ liệu được phép đi từ Q 0 sang D0, ngược lại, tín hiệu chỉ được phép đi từ D0 sang Q0 và cho phép CPU đưa tín hiệu ghi dữ liệu ra ngoài. Ghép nối đủ số phần tử cho tất cả các dây dữ liệu, ta có mạch khuyếch đại BUS hai chiều. Trong thực tế, mạch có chức năng trên đã được tích hợp theo chuẩn của TTL, được ký hiệu là 8228 hoặc 8288 (Octal BUS Transceiver). D0 Q0 RD Hình II.6 Phần tử khuyếch đại BUS hai chiều II.1.4 Biểu đồ Timing thực hiện lệnh của CPU μP8085 Việc thực hiện một lệnh trong P8085 thực tế là một chuỗi các thao tác READ và WRITE. Mỗi thao tác READ hay WRITE tương ứng với một chu kỳ máy M). Mỗi lệnh được thực hiện qua 1 đến 5 chu kỳ máy. Mỗi chu kỳ máy cần từ 3 đến 5 nhịp đồng hồ (hay còn gọi là trạng thái T) Ở chu kỳ máy thứ nhất, CPU thực hiện việc nhận mã lệnh (Instruction Code Fetch), Còn gọi là chu kỳ Opcode Fetch. Theo biểu đồ thời gian trên hình II.8, thấy rằng việc thực hiện chu kỳ máy M 1 (chu kỳ nhận lệnh Opcode Fetch), CPU gửi ra các tín hiệu IO/M, S1 và S0 (tương ứng 0, 1, 1 trên biểu đồ thời gian) xác định thao tác của chu kỳ. 30 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý M1 M2 M3 T T T T T T T T T T T CLK 1 2 3 4 1 2 3 1 2 3 A15 – A8 PCH (high-order address) (PC + 1)H IO port (PC +1)L IO port AD7 – AD0 PC (low-orderL Data from Data from memory Data to memory address) memory (I/O port address) or peripheral (Instruction) ALE RD WR IO/M Status S0 S1 (Fetch) 10 (Read) 01 (Write) 11 MemoryInstruction) Read Memory Read Memory Or ess)M1 M2 Peripheral Write M h) 3 Hình II.7 Định thời cơ sở của P8085 (Theo tài liệu của hãng Intel) CPU cũng đồng thời gửi 16 bit địa chỉ ra ở chu kỳ máy đầu tiên, ngay từ nhịp đầu tiên (T1) để xác định ô nhớ hay thiết bị I/O. Nội dung PC L chỉ tồn tại trong thời gian 1 nhịp nên cần phải được chốt lại nhờ tín hiệu ALE ở mức cao. Khi D7 – D0 đã ổn định trên các dây dữ liệu, CPU gửi tín hiệu RD. Khi đã nhận được dữ liệu, RD chuyển lên mức cao để cấm vị trí ô nhớ hay thiết bị I/O. Số lượng chu kỳ máy và trạng thái cần cho thực hiện một lệnh là cố định, song số lượng này khác nhau đối với các lệnh khác nhau, tuỳ theo độ dài của từ lệnh (1 byte, 2 bytes, 3 bytes). Số lượng chu kỳ máy phụ thuộc vào số lần CPU phải liên lạc với các phần tử khác trong hệ thống, chủ yếu là với các chip khác. 31 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý M1 (O p c o d e F e t c h) T1 T2 T3 T4 T5 T6 CLK IO/M S0,S1 A15 – A8 PCH Unspecified Instruction Code PC AD7 – AD0 L D7 – D0 ALE RD Hình II.8 Biểu đồ thời gian của các tín hiệu trong chu kỳ máy nhận lệnh (Opcode Fetch) II.1.5 Khái niệm chu kỳ BUS Khoảng thời gian (tính theo số lượng chu kỳ xung nhịp) để CPU (hoặc đơn vị làm chủ BUS) thực hiện hoàn thiện một thao tác di chuyển dữ liệu từ CPU đến bộ nhớ, đến thiết bị ngoại vi hoặc theo chiều ngược lại được gọi là chu kỳ BUS. Một chu kỳ BUS được CPU hoặc đơn vị làm chủ BUS thực hiện trong hai giai đoạn: - Giai đoạn một: CPU gửi địa chỉ vị trí cần truy xuất (ô nhớ hoặc thiết bị ngoại vi) lên BUS địa chỉ, khoảng thời gian này được gọi là thời gian địa chỉ (address time). Địa chỉ đích (destination - địa chỉ của một ô nhớ hay địa chỉ thanh ghi dữ liệu của thiết bị ngoại vi cần truy xuất) được CPU (hoặc đơn vị làm chủ BUS) gửi lên BUS địa chỉ cùng các tín hiệu xác định loại chu kỳ BUS - Giai đoạn hai: CPU kiểm tra tín hiệu sẵn sàng (READY) của đơn vị cần truy xuất (bộ nhớ hoặc thiết bị ngoại vi) để thực hiện việc di chuyển và chốt dữ liệu. Khoảng thời gian này được gọi là thời gian dữ liệu. Tồn tại 4 loại chu kỳ BUS cơ bản: a. Chu kỳ BUS đọc dữ liệu từ bộ nhớ (Memory Read) b. Chu kỳ BUS ghi dữ liệu vào bộ nhớ (Memory Write) 32 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý c. Chu kỳ BUS đọc dữ liệu từ thiết bị ngoại vi (I/O Read) d. Chu kỳ BUS ghi liệu vào thiết bị ngoại vi (I/O Write) T1 T2 T3 T4 T5 T6 CLK A – A Unspecified 15 8 PCH Data PC AD7 – AD0 L D7 – D0 ALE RD Hình II.9 Biểu đồ thời gian của các tín hiệu trong chu kỳ BUS đọc dữ liệu từ ô nhớ (Memory Read) Ngoài ra, do sự khác nhau về vận tốc, khả năng xử lý và chuẩn bị, hoàn thiện dữ liệu, tín hiệu READY chưa ở mức tích cực, các thao tác di chuyển dữ liệu của CPU phải tạo thêm các trạng thái đợi (Wait State), do vậy các loại chu kỳ BUS có độ dài khác nhau. II.1.6 Ngắt (Interrupt) Trong thực tế, tốc độ xử lý dữ liệu của CPU cao hơn rất nhiều so với “sự chế biến dữ liệu” của các thiết bị I/O. Vì vậy cần tạo ra một cơ chế vào/ra hợp lý để tăng hiệu suất làm việc của CPU. Ngắt trong hệ thống Vi xử lý nhằm mục đích giải quyết sự bất hợp lý do CPU phải chờ đợi thiết bị ngoại vi. Thiết bị ngoại vi chỉ yêu cầu CPU phục vụ việc nhận hay chuyển giao dữ liệu khi bản thân nó đã sẵn sàng. Để thực hiện tốt yêu cầu này, cơ chế phục vụ ngắt là hợp lý nhất. Ngắt nghĩa là yêu cầu CPU tạm thời dừng công việc hiện tại để trao đổi hay xử lý dữ liệu không thuộc tuần tự của chương trình đang được thực hiện. Ngắt là một hiện tượng xuất hiện ngẫu nhiên về phương diện thời điểm nhưng được dự đoán trước. Ngắt là hiện tượng một tín hiệu xuất hiện báo với CPU rằng có một sự kiện đã xẩy ra yêu cầu CPU phải xử lý. Quá trình xử lý của CPU sẽ bị tạm thời dừng lại để thực hiện một thao tác khác phục vụ sự kiện có yêu cầu. Khi thao tác này kết thúc, quá trình xử lý vừa bị tạm dừng sẽ được tiếp tục. Bản 33 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý thân sự kiện thông thường là yêu cầu phục vụ của thiết bị ngoại vi đối với CPU. Trong thực tế, ngắt được sử dụng chủ yếu khi các thiết bị ngoại vi (thường rất chậm so với tốc độ xử lý của CPU) cần trao đổi thông tin với CPU. Khi cần trao đổi thông tin, thiết bị ngoại vi gửi tín hiệu yêu cầu ngắt (Interrupt Request) tới CPU. CPU sẽ thực hiện nốt lệnh hiện tại và trả lời bằng tín hiệu nhận biết yêu cầu ngắt (INTA). Chương trình chính lúc này bị tạm dừng (ngắt) và CPU chuyển sang thực hiện chương trình con phục vụ ngắt, túc là chương trình con trao đổi thông tin với thiết bị ngoại vi yêu cầu ngắt. Sau khi xong công việc phục vụ ngắt, CPU quay về thực hiện tiếp chương trình chính kể từ lệnh tiếp theo sau khi bị ngắt Các tín hiệu yêu cầu Chương trình chính phục vụ ngắt từ một thiết Chương trình bị ngoại vi bất kỳ được con phục vụ ngắt gửi tới chân nhận yêu cầu ngắt của CPU có thể thông qua một khối điều khiển ngắt. Tuỳ theo người lập Thời điểm bị ngắt trình mà yêu cầu ngắt đó có được chuyển tới CPU hay không. Trong trường hợp yêu cầu ngắt được gửi tới CPU, xử lý của CPU Hình II.9 Quá trình phục vụ ngắt gồm các bước sau: 1. Thực hiện nốt lệnh đang được xử lý 2. Phát tín hiệu nhận biết yêu cầu ngắt gửi cho thiết bị yêu cầu phục vụ ngắt qua chân INTA 3. Cất các cờ trạng thái hiện tại vào ngăn xếp 4. Xoá các cờ IF (Interrupt Flag) và cờ TF (Trap Flag) 5. Cất địa chỉ lệnh tiếp theo trong tuần tự chương trình đang thực hiện vào ngăn xếp 6. Lấy địa chỉ của chương trình con phục vụ ngắt trong bảng vector ngắt 7. Thực hiện chương trình con phục vụ ngắt. 34 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.1.7 Truy nhập trực tiếp bộ nhớ (Direct Memory Access – DMA) Trong nhiều trường hợp, xẩy ra hiện tượng phải chuyển một khối dữ liệu từ thiết bị ngoại vi vào một vùng nhớ hoặc ngược lại. Với phương pháp vào/ra bằng chương trình, dữ liệu nào cũng phải đi qua CPU, do vậy làm chậm tốc độ trao đổi dữ liệu. Để khắc phục tình trạng này, ta dùng phương pháp trao đổi dữ liệu giữa một vùng nhớ với thiết bị ngoại vi một cách trực tiếp không thông qua CPU, đó là phương pháp truy nhập trực tiếp bộ nhớ (DMA). Trong phương pháp này, CPU giao quyền điều khiển BUS dữ liệu cho một chip điện tử chuyên dụng gọi là chip DMAC (DMA Controller). Chip DMAC tự tạo ra địa chỉ, tạo các tín hiệu điều khiển việc ghi/đọc bộ nhớ, đếm số từ dữ liệu đã được ghi vào hoặc đọc từ bộ nhớ và sẽ thông báo cho CPU khi đã thực hiện xong việc trao đổi dữ liệu với bộ nhớ. Quá trình được thực hiện hoàn toàn bằng phần cứng, trực tiếp giữa thiết bị vào/ra và bộ nhớ nên tốc độ trao đổi thông tin tương đối nhanh. CPU không cần nhận lệnh, giải mã lệnh và thực hiện các lệnh di chuyển dữ liệu. BUS địa chỉ BUS dữ liệu CPU Thiết bị I/O Bộ nhớ DMAC HOLD HRQ DRQ DRQ HLDA HACK DACK DACK BUS điều khiển, các tín hiệu IOR, IOW, MEMR, MEMW Hình II. 10 Mô tả các tín hiệu điều khiển trong quá trình DMA Khi có yêu cầu trao đổi dữ liệu theo DMA, thiết bị ngoại vi gửi tín hiệu yêu cầu DRQ tới chip DMAC, chip này gửi tín hiệu yêu cầu treo HRQ tới chân HOLD của CPU. Nếu yêu cầu được chấp nhận, CPU sẽ gửi xung ghi nhận HLDA tới chân HACK của chip DMAC và tự treo các BUS, cho phép DMAC sử dụng BUS. DMAC gửi tín hiệu DACK tới thiết bị ngoại vi cho phép thiết bị này thực hiện việc trao đổi dữ liệu. Kết thúc quá trình trao đổi dữ liệu, chip DMAC chuyển trạng thái của tín hiệu HRQ về mức thấp để thông báo cho CPU. 35 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.1.8 Vi chương trình (MicroProgram) và tập lệnh của P8085 a) Đơn vị điều khiển CU – Control Unit CU - Control Unit là đơn vị điều khiển, điều phối mọi hoạt động của các bộ phận chức năng trong CPU thông qua Control BUS. Có thể coi CU là khối dịch lệnh của CPU, nó tạo ra các tín hiệu tương ứng làm đầu vào cho Controller Unit để điều khiển hoạt động của các khối chức năng. Các tín hiệu do CU tạo ra có thể phân thành 2 loại: Tín hiệu định thời và tín hiệu điều hành hoạt động của CPU. Các tín hiệu định thời do CU tạo ra xác định trạng thái của CPU làm việc: Đang ở chế độ đọc dữ liệu vào (Input mode) Đang đưa dữ liệu ra (Output mode) Đang bắt đầu một hoạt tác khác (Beginning another operation). Các tín hiệu trạng thái của CPU xác định CPU đang: Đọc dữ liệu từ bộ nhớ (Memory Read) Ghi dữ liệu vào bộ nhớ (Memory Write) Nhận lệnh (Instruction Fetch) Đọc dữ liệu từ thiết bị ngoại vi (I/O Read) Đưa dữ liệu ra thiết bị ngoại vi (I/O Write) Cũng có thể có những thao tác không được nêu ở đây, nhưng chỉ các thao tác trên là quan trọng nhất. To Data BUS Intruction Register D Q D Q D Q D Q D Q D Q D Q D Q CK Q CK Q CK Q CK Q CK Q CK Q CK Q CK Q Clock IR7 IR6 IR5 IRIR4 4 IR3 IR2 IR1 IR0 . . . . . . . Decode Enable Signal (Logic “1” to Enable) . . . . . . . from CU Hình II.11 Mạch phát hiện lệnh MOVE B INTO A (0 1 0 0 0 1 1 1) Detects Instruction MOVE B INTO A Cần hiểu rằng mạch Controller Logic tạo các tín hiệu điều khiển dựa vào các tín hiệu trạng thái của CPU và tín hiệu định thời, có nghĩa là tạo tín hiệu gì và vào thời điểm nào. 36 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Để hiểu được kiến trúc khối CU, hãy tìm lời giải đáp cho câu hỏi: Sau khi nhận lệnh, CPU làm sao “ biết” phải thực hiện những thao tác nào để thực hiện lệnh? Tất cả các lệnh đều được biểu diễn dưới dạng mã nhị phân. Giả sử lệnh được biểu diễn bằng một mã 8 bits 01000111B (chuyển nội dung thanh ghi B sang thanh ghi A, ký hiệu là [A]  [B]). Trước hết, lệnh phải được giải mã. Một mạch AND có thể sử dụng để tạo ra tín hiệu nhận biết lệnh (Hình II.11). Đầu vào của mạch AND này được nối với đầu ra của thanh ghi lệnh. Đầu ra của các phần tử trong thanh ghi lệnh xác nhận sự hiện diện của lệnh MOVE B TO A theo công thức (MOVE B TO A) = IR7.IR6.IR5.IR4.IR3.IR2.IR1.IR0. trong đó IRn là đầu ra của các flip-flop tương ứng với các giá trị nhị phân của mã lênh MOVE B TO A. Mạch AND nhận biết mã lệnh được gọi là mạch giải mã lệnh. Như vậy, nếu CPU sử dụng 8 bit để mã hoá các lệnh, có thể có 256 lệnh, và mạch giải mã lệnh cũng sẽ cần đến 256 mạch AND tương tự, tuy nhiên đầu vào của mỗi mạch là một tổ hợp duy nhất trong 256 tổ hợp có thể. Thanh ghi lệnh IR Giải mã lệnh Nhận biết lệnh 1 Nhận biết lệnh 2 Nhận biết lệnh N Hình II.12 Nhận biết các lệnh từ tổ hợp mã nhị phân Để thực hiện lệnh, khối điều khiển CU xúc tiến mọi thao tác ngay bên trong CPU bằng cách tạo ra các tín hiệu điều khiển và các xung nhịp để định thời cho các khối chức năng thực hiện các thao tác. Sau khi nhận tín hiệu từ khối giải mã lệnh (Instruction Decoder), CU sẽ tạo ra các tín hiệu điều khiển và các xung nhịp. Tín hiệu điều khiển sẽ cho phép (Enable) khối chọn thanh ghi (Reg Select) chọn thanh ghi B và thiết lập hệ thống đường truyền thông suốt giữa hai thanh ghi B và A. tiếp theo CU sẽ tạo các tín hiệu tương ứng để việc truyền dữ liệu giữa hai thanh ghi được thực hiện. Tiếp theo, CU điều khiển thanh đếm chương trình PC tăng lên 1 để nhận tiếp lệnh từ bộ nhớ. Vì CU có nhiệm vụ giám sát và điều khiển mọi thao tác của các thành phần chức năng trong CPU, nên các dây điều khiển phải được nối trực tiếp từ CU tới mọi khối chức năng trong CPU như trên hình 37 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.13a. Cũng cần nhận thức rằng, lệnh được CPU lấy từ bộ nhớ. Trong thực tế, dữ liệu để xử lý cũng có thể xuất phát từ bộ nhớ, và các thanh ghi cũng có thể được chọn bất kỳ ngoại trừ thanh ghi lệnh IR và thanh đếm chương trình PC. INTERNAL DATA BUS Tín hiệu chọn C A Y IR thanh ghi B (8) (8) (8)IR (8) (8) Decoder Reg D E Select A CU (8) (8) L F G U CU (8) (8) Tín hiệu điều khiển Program Counter từ khối CU ADDRESS BUS HìnhII.13a) Mô tả kiến trúc của CU Như vậy, lại cần thêm một thanh ghi liên lạc với BUS dữ liệu có nhiệm vụ truy nhập được vào bộ nhớ. Thanh ghi này làm trung gian giữa BUS dữ liệu bên ngoài và các thanh ghi đa năng khác, và nó được liên lạc với nhau thông qua BUS dữ liệu nội bộ (Internal Data BUS) - một BUS mà các thanh ghi được truy xuất trực tiếp. CU phải làm nhiệm vụ xác định thanh ghi nào được truy xuất qua BUS dữ liệu nội bộ tại thời điểm đó. Cũng vì BUS dữ liệu nội bộ của CPU truy xuất đến BUS dữ liệu hệ thống, nên cần phải có một cách thức để hoặc cách ly chúng khi cần thiết, hoặc cho phép ghép nối, nên cần thiết phải có thêm thanh ghi đệm dữ liệu hai chiều. Và như vậy, CU phải làm nhiệm vụ điều khiển hướng di chuyển của dữ liệu khi đi qua thanh ghi đệm (xem hình II.13b). b) Vi chương trình Giả thiết rằng lối ra của khối giải mã lệnh và tạo các tín hiệu điều khiển phải tạo ra 12 tín hiệu tại các cửa G 1 – G12, 2 tín hiệu điều khiển bộ nhớ và 5 tín hiệu xung nhịp kích hoạt các thanh ghi PC (thanh đếm chương trình), MAR (thanh ghi đệm địa chỉ, MSR (thanh ghi đệm bộ nhớ), DO (thanh ghi dữ liệu) và IR (thanh ghi lệnh) để điều khiển quá trình nhận và thực hiện lệnh ADD. Các tín hiệu này được gửi tới để điều khiển hoạt động của các thành phần khác nhau trong CPU. Một chu trình thực hiện lệnh trên sẽ được thi hành. 38 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Thực tế trong CPU của máy tính có từ 64 đến hơn 200 các tín hiệu điều khiển như thế. Sự khác nhau quan trọng giữa các lệnh và vi lệnh là ở chỗ vi lệnh có nhiều trường hơn. Tám bước trong bảng trên là một vi chương trình dịch một giai đoạn nhận lệnh (OPCODE FETCH) được thực thi sau lệnh cộng ADD. Như vậy một lệnh được dịch thành một chuỗi các vi lệnh, hay nói cách khác, mỗi mã lệnh có một vi chương trình. SYSTEM DATA BUS Đệm BUS dữ liệu hai chiều INTERNAL DATA BUS Tín hiệu chọn C A Y IR thanh ghi B (8) (8) (8)IR Regi- (8) (8) Decoder ster D E Select A CU (8) (8) L F G U CU (8) (8) Tín hiệu điều khiển Program Counter từ khối CU HìnhII. 13b) Mô tả kiến trúc của CU ADDRESS BUS Điều Các xung nhịp kích hoạt Các tín hiệu điều khiển cửa khiển bộ Số thanh ghi nhớ bước G1 G2 G3 G4 G5 G6 G7 G8 G9 G10 G11 G12 EN E/W PC MAR MBR DO IR 1 1 0 0 0 0 0 0 0 0 0 0 0 0 x 0 1 0 0 0 2 0 1 0 0 0 0 0 0 0 0 0 0 0 x 1 0 0 0 0 3 0 0 0 0 0 1 0 0 0 0 1 0 1 1 0 0 1 0 0 4 0 0 0 0 0 0 1 0 0 0 0 0 0 x 0 0 0 0 1 5 0 0 1 0 0 0 0 0 0 0 0 0 0 x 0 1 0 0 0 6 0 0 0 0 0 1 0 0 0 0 1 0 1 1 0 0 1 0 0 7 0 0 0 0 0 0 1 0 0 1 0 0 0 x 0 0 0 0 0 8 0 0 0 0 0 0 0 0 0 0 0 1 0 x 0 0 0 1 0 Có thể thấy rằng, khối giải mã lệnh và tạo các tín hiệu điều khiển: + “Biết” phải thực hiện lệnh “như thế nào”, một khi lệnh từ IR (Instruction Register) được chuyển tới. 39 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý + Giải quyết việc thực hiện một lệnh bằng cách điều khiển các khối chức năng liên quan thực hiện các phần việc. Từ cách nhìn nhận trên, dễ dàng nhận ra rằng khối giải mã lệnh và tạo các tín hiệu điều khiển là bộ não thực thụ của CPU. Có thể coi khối này là một máy tính đặc dụng (Special-purpose Computer) (*) bên trong CPU. Nó là hạt nhân cơ bản nhất dành riêng cho việc thực hiện một lệnh. Để thiết kế và xây dựng được khối này, cần phải có một “chương trình” (program)(*) thật chi tiết. Chương trình dùng để xây dựng nên khối này cần phải có những thủ tục tuyệt đối chính xác nhằm mục đích thực hiện các lệnh. Chương trình đó được gọi là Vi chương trình (MicroProgram) và được chế tạo như là một phần tích hợp cứng bên trong CPU, người lập trình không thể thay thế cũng như không thể truy nhập vào được. Đối với các loại P dạng bit-slice microprocessor, Vi chương trình hoàn toàn do người sử dụng xây dựng. b) Tập lệnh của P8085 Tập lệnh của P8085 có thể chia thành nhiều nhóm lệnh nhỏ tuỳ theo từng cách tiếp cận. Theo phương thức xử lý và kết quả của việc xử lý dữ liệu, các lệnh trong tập lệnh được chia thành 4 nhóm chính: 1. Nhóm lệnh chuyển dữ liệu: các lệnh trong nhóm này thực hiện việc di chuyển dữ liệu giữa các thanh ghi với nhau, giữa thanh ghi với bộ nhớ và ngược lại, các lệnh vào/ra dữ liệu v.v 2. Nhóm lệnh số học và logic: các lệnh trong nhóm này thực hiện các phép tính số học cơ bản là cộng và trừ 2 toán hạng, các lệnh tăng giảm, hay so sánh nội dung thanh ghi, các phép tính logic trong số sọc nhị phân, các phép dịch trái, phải dữ liệu trong thanh ghi, lệnh quay vòng trái phải v.v 3. Nhóm lệnh điều khiển: Bao gồm các nhóm lệnh rẽ nhánh có điều kiện và không diều kiện, các lệnh gọi chương trình con 4. Nhóm lệnh đặc biệt: Nhóm lệnh đặc biệt bao gồm các lệnh lấy bù 1 của số liệu trong nội dung thanh ghi, lệnh thiết lập và xoá các cờ, lệnh hiệu chỉnh thập phân một số liệu Hexa và lệnh vào/ra dữ liệu nối tiếp. (*) Thuật ngữ do hãng Intel sử dụng trong tài liệu gốc 40 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.1.9 Vài nét về lập trình cho 8085 Phát triển phần mềm (lập trình) và các kỹ thuật liên quan đóng vai trò quan trọng bậc nhất trong các ứng dụng từ đơn giản đến phức tạp của các hệ Vi xử lý và máy vi tính. Đối với các hệ Vi xử lý, mọi ứng dụng đều được phát triển nhờ vào một “công cụ” phát triển phần mềm hoàn chỉnh: Lập trình hợp ngữ. Quá trình phát triển một chương trình (phần mềm ứng dụng) cho một hệ Vi xử lý, kể từ khi xác định nhiệm vụ cần thực hiện cho đến khi chương trình được cài đặt hoàn chỉnh vào hệ thống có thể chia ra năm bước cơ bản sau đây: a) Đặt vấn đề (xác nhận vấn đề): Trước khi giải quyết vấn đề, người lập trình cần xác định xem, liệu vấn đề có thể được giải quyết nhờ một chương trình trong một hệ Vi xử lý hay không. Phải thấy rằng không phải hệ Vi xử lý “vạn năng” đến mức có thể giải quyết tất cả mọi vấn đề nảy sinh trong thực tiễn, thậm chí đôi khi còn làm cho sự việc càng thêm phức tạp. b) Xác định phương pháp giải quyết vấn đề: Đây chính là bước tìm thuật giải (Algorithm) tối ưu cho vấn đề được đặt ra. Người lập trình phải tìm và lựa chọn được từ nhiều giải pháp một giải pháp tốt nhất, nhưng kinh tế nhất để thực hiện. Không chỉ tìm giải thuật tốt nhất mà còn phải tìm ngôn ngữ lập trình phù hợp nhất để giải quyết vấn đề. c) Thực hiện giải pháp: Phương pháp giải quyết vấn đề thường được xác nhận qua từng bước theo một lưu đồ. Lưu đồ là cách thể hiện tường minh các bước thực hiện chương trình trong hệ thống, đồng thời nó giúp người lập trình định hướng tốt khi viết chương trình. d) Viết chương trình : Bản thân lưu đồ đã cho thấy rõ giải pháp giải quyết vấn đề theo quan điểm lập trình. Việc chuyển từ lưu đồ sang ngôn ngữ chương trình là bước dễ dàng hơn rất nhiều so với cách viết chương trình không có lưu đồ. Đây chỉ là bước cụ thể hóa lưu đồ nhờ tuần tự thực hiện các lệnh, và là bước thực tế hóa giải pháp thực hiện vấn đề. e) Kiểm tra và gỡ rối: Sau khi cài đặt việc kiểm tra tính chính xác là vô cùng quan trọng. Những sai sót phải được phát hiện và hiệu chỉnh, đôi khi là từ chính thuật giải. Việc gỡ rối chương trình tức là thực hiện từng bước chương trình, phát hiện các sai sót ẩn, hiệu chỉnh các sai sót này. Để thực hiện được tất cảc các bước trên người lập trình phải có kỹ thuật lập trình hoàn thiện để thiết kế chương trình, phải có các công cụ lập trình tốt. 41 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.1.10 Hệ lệnh của µP8085 Các lệnh của P8085 được thống kê trong bảng II.1 Instruction Code Mnemonic Mô tả nhiệm vụ D7 D6 D5 D4 D3 D2 D1 D0 MOVE, LOAD, AND STORE MOV r1,r2 0 1 D D D S S S Move Register To Register MOV M,r 0 1 1 1 0 S S S Move Register To Memory MOV r,M 0 1 D D D 1 1 0 Move Memory To Register MVI r 0 0 D D D 1 1 0 Move Immediate Register MVI M 0 0 1 1 0 1 1 0 Move Immediate Memory LXI B 0 0 0 0 0 0 0 1 Load Immediate Register Pair B LXI D 0 0 0 1 0 0 0 1 &Load C Immediate Register Pair D LXI H 0 0 1 0 0 0 0 1 &Load E Immediate Register Pair H STAX B 0 0 0 1 0 0 1 0 &Store L A indirect STAX D 0 0 0 0 1 0 1 0 Store A indirect LDAX B 0 0 0 1 0 0 1 0 Load A indirect LDAX D 0 0 0 1 1 0 1 0 Load A indirect STA 0 0 1 1 0 0 1 0 Store A direct LDA 0 0 1 1 1 0 1 0 Load A direct SHLD 0 0 1 0 0 0 1 0 Store H & L direct LHLD 0 0 1 0 1 0 1 0 Load H & L direct XCHG 1 1 1 0 1 0 1 1 Exchange D & E, H & L registers STACK OPS PUSH B 1 1 0 0 0 1 0 1 Push Register Pair B & C on PUSH D 1 1 0 1 0 1 0 1 stackPush Register Pair D & E on PUSH H 1 1 1 0 0 1 0 1 stackPush Register Pair H & L on PUSH PSW 1 1 1 1 0 1 0 1 stackPush A ang Flags on stack POP B 1 1 0 0 0 0 0 1 Pop Register Pair B & C off stack POP D 1 1 0 1 0 0 0 1 Pop Register Pair D & E off stack POP H 1 1 1 0 0 0 0 1 Pop Register Pair H & L off stack POP PSW 1 1 1 1 0 0 0 1 Pop A ang Flags off stack XTHL 1 1 1 0 0 0 1 1 Exchange register pair H & L, top SPHL 1 1 1 1 1 0 0 1 ofH &stack L to stack pointer LXI SP 0 0 1 1 0 0 0 1 Load immediate stack pointer INX SP 0 0 1 1 0 0 1 1 Increment stack pointer DCX SP 0 0 1 1 1 0 1 1 Decrement stack pointer JUMP JMP 1 1 0 0 0 0 1 1 Jump uncoditional JC 1 1 0 1 1 0 1 0 Jump on carry JNC 1 1 0 1 0 0 1 0 Jump on no carry JZ 1 1 0 0 1 0 1 0 Jump on zero JNZ 1 1 0 0 0 0 1 0 Jump on no zero JP 1 1 1 1 0 0 1 0 Jump on positive JM 1 1 1 1 1 0 1 0 Jump on minus JPE 1 1 1 0 1 0 1 0 Jump on parity even JPO 1 1 1 0 0 0 1 0 Jump on parity odd PCHL 1 1 1 0 1 0 0 1 H & L to program counter CALL CALL 1 1 0 0 1 1 0 1 Call unconditional CC 1 1 0 1 1 1 0 0 Call on carry CNC 1 1 0 1 0 1 0 0 Call on no carry CZ 1 1 0 0 1 1 0 0 Call on zero CNZ 1 1 0 0 0 1 0 0 Call on no zero CP 1 1 1 1 0 1 0 0 Call on positive CM 1 1 1 1 1 1 0 0 Call on minus 42 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý CPE 1 1 1 0 1 1 0 0 Call on parity even CPO 1 1 1 0 0 1 0 0 Call on patity odd RETURN RET 1 1 0 0 1 0 0 1 Return RC 1 1 0 1 1 0 0 0 Return on carry RNC 1 1 0 1 0 0 0 0 Return on no carry RZ 1 1 0 0 1 0 0 0 Return on zero RNZ 1 1 0 0 0 0 0 0 Return on no zero RP 1 1 1 1 0 0 0 0 Return on positive RM 1 1 1 1 1 0 0 0 Return on minus RPE 1 1 1 0 1 0 0 0 Return on parity even RPO 1 1 1 0 0 0 0 0 Return on patity odd RESTART RST 1 1 A A A 1 1 1 Restart INPUT/OUTPUT IN 1 1 0 1 1 0 1 1 Input OUT 1 1 0 1 0 0 1 1 Output RIM 0 0 1 0 0 0 0 0 Read interrupt mask SIM 0 0 1 1 0 0 0 0 Set interrupt mask INCREMENT AND DECREMENT INR r 0 0 D D D 1 0 1 Increment register DCR r 0 0 D D D 1 0 1 Decrement register INR M 0 0 1 1 0 1 0 0 Increment memory DCR M 0 0 1 1 0 1 0 1 Decrement memory INX B 0 0 0 0 0 0 1 1 Increment B&C registers INX D 0 0 0 1 0 0 1 1 Increment D&E registers INX H 0 0 1 0 0 0 1 1 Increment H&L registers DCX B 0 0 0 0 1 0 1 1 Decrement B&C registers DCX D 0 0 0 1 1 0 1 1 IDerement D&E registers DCX H 0 0 1 0 1 0 1 1 Decrement H&L registers ADD ADD r 1 0 0 0 0 S S S Add register to A ADC r 1 0 0 0 1 S S S Add register to A with carry ADD M 1 0 0 0 0 1 1 0 Add memory to A ADC M 1 0 0 0 1 1 1 0 Add memory to A with carry ADI 1 1 0 0 0 1 1 0 Add immediate to A ACI 1 1 0 0 1 1 1 0 Add immediate to A with carry DAD B 0 0 0 0 1 0 0 1 Add B&C to H&L DAD D 0 0 0 1 1 0 0 1 Add D&E to H&L DAD H 0 0 1 0 1 0 0 1 Add H&L to H&L DAD SP 0 0 1 1 1 0 0 1 Add SP to H&L SUBTRACT SUB r 1 0 0 1 0 S S S Subtract register from A SBB r 1 0 0 1 1 S S S Subtract register from A with SUB M 1 0 0 1 0 1 1 0 borrowSubtract memory from A SBB M 1 0 0 1 1 1 1 0 Subtract memory from A with SUI 1 1 0 1 0 1 1 0 borrowSubtract immediate from A SBI 1 1 0 1 1 1 1 0 Subtract immediate from A with LOGICAL borrow ANA r 1 0 1 0 0 S S S And register with A XRA r 1 0 1 0 1 S S S Exclusive OR register with A ORA r 1 0 1 1 0 S S S OR register with A CMP r 1 0 1 1 1 S S S Compare register with A ANA M 1 0 1 0 0 1 1 0 And memory with A XRA M 1 0 1 0 1 1 1 0 Exclusive memory with A ORA M 1 0 1 1 0 1 1 0 OR memory with A CMP M 1 0 1 1 1 1 1 0 Compare memory with A 43 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý ANI 1 1 1 0 0 1 1 0 And immediate with A XRI 1 1 1 0 1 1 1 0 Exclusive OR immediate with A ORI 1 1 1 1 0 1 1 0 OR immediate with A CPI 1 1 1 1 1 1 1 0 Compare immediate with A ROTATE RLC 0 0 0 0 0 1 1 1 Rotate A left RRC 0 0 0 0 1 1 1 1 Rotate A right RAL 0 0 0 1 0 1 1 1 Rotate A left through carry RAR 0 0 0 1 1 1 1 1 Rotate A right through carry SPECIALS CMA 0 0 1 0 1 1 1 1 Complement A STC 0 0 1 1 0 1 1 1 Set carry CMC 0 0 1 1 1 1 1 1 Complement carry DAA 0 0 1 0 0 1 1 1 Decimal adjust A CONTROL EI 1 1 1 1 1 0 1 1 Enable interrupt DI 1 1 1 1 0 0 1 1 Disable interrupt NOP 0 0 0 0 0 0 0 0 No-operation HLT 0 1 1 1 1 1 1 0 Halt II.2 Các trung tâm Vi xử lý họ 80x86 II.1.1 Mô tả chân của µP8086 và các tín hiệu GND 11 40 Vcc AD14 AD15 µP8086 được chế AD13 A16/S3 AD12 A17/S4 tạo theo công nghệ HMOS, AD11 A18/S5 đóng vỏ CerDIP 40 chân. AD10 A19/S6 Là loại Vi xử lý có khả AD9 BHE/S7 năng xử lý trực tiếp dữ liệu AD8 MN/MX 8 hoặc 16 bit. Về tập lệnh, AD7 RD AD6 8086 RQ/GT0 (HOLD) µP8086 hoàn toàn tương AD5 RQ/GT1 (HLDA) thích với tập lệnh của AD4 CPU LOCK (WR) iAPX86/10 và về phần AD3 S2 (O/M) AD2 S1 (DT/R) cứng, hoàn toàn tương AD1 S0 (DEN) thích với các mạch ngoại vi AD0 QS0 (ALE) của các trung tâm NMI QS1 (INTA) 8080/8085 của Intel. INTR TEST CLK READY GND 20 21 RESET Hình II. 14. Sơ đồ nối chân trung tâm Vi xử lý 8086 µP8086 có thể hoạt động ở một trong hai chế độ: Chế độ MIN: CPU tự tạo ra các tín hiệu điều khiển hoạt động của BUS (các chân từ 24 đến 34) 44 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Chế độ MAX: CPU chỉ đưa ra các tín hiệu trạng thái, cần thêm một chip điều khiển BUS (BUS controller 8288) và chip này sẽ thông dịch các tín hiệu trạng thái thành các tín hiệu điều khiển BUS tương thích với cấu trúc MULTIBUS TM, cách này đảm bảo hoạt động đọc số liệu ổn định hơn. Hình II. 11 là sơ đồ nối chân của µP8086 + AD15 – AD0: BUS dồn kênh dữ liệu và địa chỉ 16 bits + A19 – A16 / S6 – S3: 4 bits địa chỉ cao hoặc 4 tín hiệu trạng thái hoạt động hiện tại của CPU S4 S3 Thanh ghi được truy xuất 0 0 ES 0 1 SS 1 0 CS 1 1 DS S5 chỉ trạng thái cờ ngắt S6 luôn luôn bằng 0 + BHE/S7: Tín hiệu này kết hợp với chân địa chỉ A0 cho chỉ thị các trạng thái sau: BHE A0 0 0 Một từ đã được truyền qua D15 – D0 0 1 Một Byte trên D15 – D8 được truy xuất tới một địa chỉ Byte lẻ 1 0 Một Byte trên D7 – D0 được truy xuất tới một địa chỉ Byte chẵn 1 1 chưa xác định + RD: Nếu bằng “1” đang đọc bộ nhớ (hoặc thiết bị vào/ra) Nếu bằng “0” đang ghi ra bộ nhớ (hoặc thiết bị vào/ra) + READY: nếu bộ nhớ (hoặc thiết bị vào/ra) cần truy nhập hoàn tất việc chuyển dữ liệu đến (hoặc đi) chúng cần phát ra tín hiệu READY ở mức “1” tới chân CPU, chỉ khi ấy CPU mới đọc số liệu vào hoặc đưa dữ liệu ra + INTR: CPU kiểm tra trạng thái chân này sau khi thực hiện xong mỗi lệnh để xét xem có yêu cầu ngắt từ phần cứng đến hay không, nếu ở mức “1”, CPU sẽ chuyển sang phục vụ ngắt. Thao tác kiểm tra này có thể “chr” được nhờ dùng mặt nạ che ngắt 45 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý + TEST: Lối vào này của CPU luôn luôn được kiểm tra trong lệnh WAIT. Nếu bằng “0” CPU tiếp tục thực hiện chương trình, nếu bằng “1”, CPU chạy các chu trình giả cho tới khi TEST = “0”. + NMI: Chân ngắt theo sườn lên của xung, không che được. + RESET: Chân nhận tín hiệu tái khởi động hệ thống. Nếu có sự thây đổi từ “0” lên “1” và tồn tại tối thiểu trong 4 nhịp đồng hồ thì hệ thống sẽ tự khởi động lại. + CLK: Lối vào của xung nhịp đồng hồ + Vcc: Nguồn nuôi +5V + GND: Chân nối đất (0V) + MN/MX: Khi được nối với Vcc, µP8086 hoạt động ở chế độ MIN, nếu nối với GND, hoạt động ở chế độ MAX + S2, S1, S0: Ở chế độ MAX, chip điều khiển BUS sử dụng 3 tín hiệu trạng thái này để phát ra các tín hiệu điều khiển truy xuất bộ nhớ và thiết bị vào/ra. Tổ hợp có ý nghĩa như sau S2 S1 S0 0 0 0 yêu cầu ngắt cứng qua chân INTR được chấp nhận 0 0 1 đọc thiết bị vào/ra 0 1 0 Ghi thiết bị vào/ra 0 1 1 CPU bị treo 1 0 0 nạp mã chương trình vào hàng nhận lệnh 1 0 1 đọc bộ nhớ 1 1 0 ghi vào bộ nhớ 1 1 1 trạng thái thụ động + RQ/GT0 , RQ/GT1: Tín hiệu phục vụ việc chuyển mạch BUS cục bộ (Local BUS) giữa các đơn vị làm chủ BUS (BUS master). BUS cục bộ là BUS giữa các đơn vị xử lý (không phải là BUS nối với các thiết bị ngoại vi). Đơn vị làm chủ BUS là µP8086 hoặc một chip điều khiển nào đó (ví dụ DMAC) hiện đang nắm quyền điều khiển BUS cục bộ. + LOCK: nếu bằng “0”, đơn vị làm chủ BUS không nhượng quyền làm chủ BUS cục bộ + QS1, QS0 chỉ thị trạng thái của hàng nhận lệnh trước PQ 0 0 không hoạt động 46 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý 0 1 byte 1 của mã toán trong PQ được xử lý 1 0 hàng đợi lệnh được xoá 1 1 byte 2 của mã toán trong PQ được xử lý II.1.2 Cấu trúc Trung tâm Vi xử lý họ 80x86 Các P họ 80x86 được phát triển trên cơ sở công nghệ VLSI với các phần tử cơ bản là các transistor trường MOS có độ tiêu hao công suất rất nhỏ. Sơ đồ khối chức năng của P8086 được thể hiện trên hình II.15, gồm hai thành phần chủ yếu là đơn vị ghép nối BUS (BIU), đơn vị thực hiện lệnh (EU). Tất cả các thanh ghi và đường truyền dữ liệu trong EU đều có độ dài 16 bits. BIU thực hiện tất cảc các nhiệm vụ về BUS cho EU: thiết lập khâu liên kết với BUS dữ liệu, BUS địa chỉ và BUS điều khiển. Dữ liệu được trao đổi giữa CPU với bộ nhớ khi EU có yêu cầu, song không được truyền trực tiếp tới EU mà thông qua một vùng nhớ RAM dung lượng nhỏ (6 bytes) được gọi là hàng nhận lệnh trước (Instruction Stream Byte Quere PQ - Prefetch Quere) rồi mới được truyền cho hệ thống điều khiển EU (Execution Unit Control System). Khi EU đang thực hiện một lệnh thì BIU đã tìm và lấy lệnh sau đặt sẵn vào PQ. Đây là cơ chế đường ống (pipeline), một kỹ thuật tăng tốc dộ cho CPU. Kỹ thuật đường ống sử dụng một vùng nhớ RAM cực nhanh, làm tăng đáng kể tốc độ của bộ Vi xử lý thông qua việc truy tìm lệnh từ bộ nhớ chương trình thay cho sự liên hệ giữa CPU với bộ nhớ chương trình. Riêng với bộ xử lý Pentium, có hai đường ống, một cho các lệnh và một cho các dữ liệu. Bảng sau cho ta vài thông số kỹ thuật cơ bản của các trung tâm Vi xử lý họ 80x86 Độ dài Độ rộng Độ rộng Không Tần số Loại P thanh BUS BUS gian cực đại ghi địa chỉ dữ liệu địa chỉ 8088 16 bits 20 bits 8 bits 1MByte 10 MHz 8086 16 bits 20 bits 16 bits 1Mbyte 10 MHz 80188 16 bits 20 bits 8 bits 1Mbyte 10 MHz 80186 16 bits 20 bits 16 bits 1Mbyte 10 MHz 80286 16 bits 24 bits 16 bits 16Mbytes 16 MHz 80386SX 32 bits 24 bits 16 bits 16Mbytes 20MHz 80386DX 32 bits 32 bits 32 bits 4Gbytes 40 MHz i486 32 bits 32 bits 32 bits 4Gbytes 66 MHz i486SX 32 bits 32 bits 32 bits 4Gbytes 25 MHz Pentium (phiên bản đầu) 32 bits 32 bits 64 bits 4Gbytes 66 MHz 47 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Memory Interface P 8086  6 5 4 Instruction Stream 3 Byte Quere ES 2 CS 1 SS DS BIU - BUS IP INTERFACE UNIT Execution Unit Control System EU EXECUTION AH AL UNIT BH BL Arithmetic Logic Unit CH CL DH DL SP BP SI FLAGS DI Hình II. 15 Cấu trúc các khối chức năng P8086 II.1.3 Hệ thống thanh ghi trong các P80x86 Có thể coi các thanh ghi của các trung tâm Vi xử lý như một bộ nhớ được đặt ngay bên trong CPU, có tốc độ truy cập cực kỳ nhanh, được dùng để lưu giữ các dữ liệu và các kết quả tạm thời của các quá trình tính toán, xử lý. Các thanh ghi trong họ P80x86 có dộ dài khác nhau, 16 bits với các trung tâm 8088/86, 80188/86 và 80286, 32 bits với các trung tâm 80386/486 trở đi và được mô tả trên Hình II.13 EU của µP8086 có 8 thanh ghi đa năng với tên gọi là AH, AL, BH, BL, CH, CL, DH, DL. Những thanh ghi này có thể sử dụng riêng rẽ cho việc lưu giữ các dữ liệu nhị phân 8 bits. Cũng có thể sử dụng chúng thành từng cặp thanh ghi có tên gọi là AX (AH-AL), BX (BH-BL), CX (CH-CL), và DX (DH-DL) để lưu giữ các dữ liệu nhị phân 16 bits. 48 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý 8086 80286 i386, i486, Pentium 15 7 0 31 MMMMMX16 7 0 Các AH AL AX EAX AH AL thanh BH BL BX EBX BH BL ghi đa CH CL CX ẼC CH CL năng DH DL DX EDX DH DL Thanh BP EBP BP Các Các SI ESI SI ghitha nconh thanh DI EDI DI trỏghi vàđa ghi đa SP ESP SP chỉnăn sốg năng Các CS CS Các thanh DS DS thanh ghi đa SS SS ghi năng ES ES đoạn FS GS Con trỏ lệnh IP EIP IP Thanh ghi cờ Con trỏ lệnh FLAG EFLAG FLAG Con trỏ lệnh Hình II.16 Các thanh ghi trong các trung tâm Vi xử lý họ 80x86 1. Các thanh ghi đa năng: Ưu điểm của việc sử dụng các thanh ghi này để lưu giữ tạm thời các dữ liệu là tốc độ truy cập của CPU với chúng nhanh hơn rất nhiều so với việc sử dụng các ô nhớ. 2. Các thanh ghi đoạn: CPU đưa ra BUS địa chỉ 20 bits để quản lý một không gian nhớ 1Mbyte (1.048.576 Bytes) bộ nhớ vật lý. Tuy nhiên, các thanh ghi trong CPU lại chỉ có độ dài 16 bits, do vậy, không gian nhớ được chia thành từng đoạn (segment), mỗi đoạn dài 64Kbytes, địa chỉ của Byte đầu tiên được lấy làm địa chỉ đoạn. Hai đoạn nhớ kề cận cách nhau tối thiểu là 16 Bytes. Mỗi Byte nhớ trong đoạn sẽ được xác định bởi độ lệch (offset), tức là khoảng cách tính từ Byte nhớ đó đến đầu đoạn. Như vậy, mỗi một cặp thông số Ô Đầu đoạn bao gồm địa chỉ đoạn và độ lệch (segment : offset) sẽ xác định địa chỉ Offset logic của một Byte nhớ vật lý trong Một vị trí Một nhớ trong bộ nhớ. Thanh ghi đoạn (Segment đoạn đoạn nhớ Register) chứa 16 bits cao, thanh ghi 64K độ lệch (dùng thanh ghi đa năng hoặc các thanh ghi chỉ số, con trỏ) chứa 16 bit thấp của 20 bits địa chỉ. Ô Cuối đoan Địa chỉ vật lý của một vị trí nhớ do Bộ nhớ vậy sẽ được BIU tính theo công Hình II. 17 Về khái niệm địa chỉ thức: đoạn và địa chỉ offset 49 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Địa chỉ vật lý = (Segment) x 10H + (offset) µP8086 sử dụng 4 thanh ghi đoạn riêng biệt là: Thanh ghi đoạn mã lệnh CS (Code Segment), thanh ghi đoạn ngăn xếp SS (Stack Segment), thanh ghi đoạn mở rộng ES (Extra Segment) và thanh ghi đoạn dữ liệu DS (Data Segment). Thanh ghi đoạn mã lệnh CS là thanh ghi chứa địa chỉ bắt đầu của đoạn chương trình hiện hành trong bộ nhớ Thanh ghi đoạn dữ liệu DS là thanh ghi địa chứa chỉ bắt đầu của đoạn chứa số liệu hiện hành trong bộ nhớ, hay còn gọi là nơi chứa các biến của chương trình Thanh ghi đoạn ngăn xếp SS là thanh ghi địa chứa chỉ bắt đầu của đoạn ngăn xếp (Stack) trong bộ nhớ (ô nhớ do thanh ghi này chỉ đến còn được gọi là đáy ngăn xếp), nơi lưu giữ địa chỉ và dữ liệu khi thực hiện các chương trình con, lệnh gọi chương trình con hoặc thủ tục Thanh ghi đoạn mở rộng ES là thanh ghi địa chứa chỉ bắt đầu của đoạn chứa các dữ liệu chuỗi, xâu ký tự Ngoài ra, trong các trung tâm i386/i486 còn có hai thanh ghi đoạn FS và GS. Các đoạn trong bộ nhớ có thể tách biệt nhau, nhưng cũng có thể gối chồng lên nhau, nhưng bao giờ cũng cách nhau tối thiểu 16 Bytes. Độ lệch 16Bytes này thực chất do 4 bit thấp nhất của địa chỉ từ A 3 đến A0 chưa được xác định. Khi bộ cộng trong đơn vị địa chỉ tính địa chỉ vật lý để đưa ra BUS địa chỉ, nó lấy nội dung thanh ghi đoạn chèn thêm 4 số 0000 B cho 4 bits thấp nhất của 20 bits địa chỉ rồi mới cộng với 16 bits của phần địa chỉ offset. Điều này lý giải công thức tượng trưng đã nêu trên. Phần địa chỉ bắt đầu của đoạn được lưu giữ trong thanh ghi đoạn cũng thường được gọi là địa chỉ cơ sở hay địa chỉ nền. 4 bit A3 A2 A1 A0 chưa được xác định 16 bits cao: Địa chỉ đoạn A19 ÷ A4 A A A A A A A 0 0 0 0 Địa chỉ đoạn 19 16 15 12 8 7 4 + A15 A12 A8 A7 A4 A3 A0 Địa chỉ lệch (offset) 16 bits thấp: Địa chỉ lệch A15 ÷ A0 Địa chỉ vật lý A19 A16 A15 A12 A8 A7 A4 A3 A0 20 bits Địa chỉ vật lý của ô nhớ A19 ÷ A0 Hình II. 18 Mô tả cách tính địa chỉ vật lý của một vị trí nhớ 3. Thanh ghi cờ FLAG: 50 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Chỉ có 9 trong số 16 bits của thanh ghi cờ (trong các bộ vi xử lý µP8086 - µP80286) và 11 trong số 32 bits của thanh ghi cờ (trong các bộ xử lý i386/i486) được sử dụng. Mỗi cờ có thể được lập (= “1”) hay xoá (= “0”) để biểu thị trạng thái kết quả của một phép xử lý trước đó hoặc trạng thái hiện tại của CPU. Các cờ IOP, N, R và V liên quan đến chế độ bảo vệ trong các bộ xử lý 80286 và i386/i486. Chín cờ còn lại gồm 6 cờ chỉ trạng thái và 3 cờ điều khiển. 15 8 7 1 0 O D I T S Z A P C µP8086 N IOP O D I T S Z A P C 31 16 µP80286 V R N IOP O D I T S Z A P C i386/i486 Hình II.19 Vị trí các cờ trong thanh ghi cờ của họ Vi xử lý 80x86 Các cờ trạng thái gồm: Cờ nhớ CF (carry flag) được lập nếu một thao tác xẩy ra hiện tượng carry hoặc borrow đối với toán hạng đích. CF có thể lập bởi lệnh STC và xoá bởi lệnh CLC. Cờ chẵn lẻ PF (parity flag) được lập nếu kết quả của một phép xử lý có số bit bằng “1” là số chẵn. Cờ mang phụ AF (auxiliary flag) được dùng cho xử lý các mã BCD và được lập nếu thao tác xử lý gây hiện tượng carry hoặc borrow cho 4 bits thấp của toán hạng Cờ zero ZF (zero flag) được lập nếu kết quả xử lý số liệu có kết quả bằng 0 Cờ dấu SF (Sign flag) dấu tương ứng với MSB của kết quả phép toán, được lập với kết quả dương và xoá với kết quả âm Cờ tràn OF (Overflow flag) nếu kết quả phép toán là quá lớn cho toán hạng đích. Các cờ điều khiển gồm: Cờ hướng DF (direction flag) xác định hướng của phép toán xử lý xâu, chuỗi ký tự, nếu được lập, xâu, chuỗi sè được xử lý từ địa chỉ cao tới địa chỉ thấp và ngược lại. Cờ được lập bởi lệnh STD và xoá bằng lệnh CLD 51 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Cờ ngắt IF (Interupt enable flag) nếu được lập, CPU sẽ chấp nhận yêu cầu ngắt cứng và phục vụ ngắt. Được lập bởi lệnh STI và xoá bằng lệnh CLI Cờ bẫy TF (Trap flag) Dùng trong gỡ rối chương trình (Debuger) Không thể lập hay xoá trực tiếp bởi lệnh của máy. 4. Thanh ghi con trỏ lệnh IP Thanh ghi con trỏ lệnh IP (Instruction Pointer) – thanh ghi 16 bits dùng để lưu giữ phần offset của địa chỉ lệnh kế tiếp sẽ được thực hiện trong tuần tự thực hiện chương trình. Kết hợp với CS, IP giống như thanh đếm chương trình PC trong µP8085, mỗi lần từ lệnh được đọc ra từ bộ nhớ, BIU sẽ thay đổi giá trị IP tuỳ theo độ dài của từ lệnh (số bytes của từ lệnh) sao cho nó chỉ đến từ lệnh kế tiếp trong bộ nhớ chương trình. Cũng cần nói thêm rằng khi gặp các lệnh rẽ nhánh hoặc lệnh gọi chương trình con, gọi thủ tục , các giá trị của CS:IP sẽ thay đổi đột ngột không theo quy luật trên. Các giá trị mới của CS:IP do người lập trình cung cầp thông qua địa chỉ của các nhãn (Label) trong chương trình hoặc giá trị cụ thể. 5. Các thanh ghi dữ liệu Có 4 thanh ghi dữ liệu: Thanh ghi tích luỹ AX (Accummulator register) thường dùng để lưu giữ các kết quả xử lý Thanh ghi cơ sở BX (Base register) thường dùng chỉ địa chỉ cơ sở (đáy) của một vùng nhớ trong bộ nhớ Thanh ghi đếm CX (Counter register) thường dùng để khai báo số lần một thao tác nào đó phải được thực hiện trong các vòng lặp, phép dịch, phép quay , Giá trị của nội dung thanh ghi CX sẽ giảm đi một sau mỗi thao tác Thanh ghi số liệu DX (Data register) thường dùng để lưu giữ số liệu dùng làm thông số chuyển giao cho một chương trình. DX là thanh ghi duy nhất được dùng để chứa địa chỉ của các thiết bị vào/ra 6. Các thanh ghi con trỏ và chỉ số Có 2 thanh ghi con trỏ và 2 thanh ghi chỉ số: Thanh ghi con trỏ ngăn xếp SP (Stack Pointer) chứa địa chỉ đỉnh ngăn xếp (vùng nhớ đặc biệt, hoạt động theo nguyên tắc LIFO – 52 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Last In First Out – vào sau ra trước) sử dụng cho việc lưu giữ tạm thới các dữ liệu hay địa chỉ khi gọi chương trình con, khi phục vụ ngắt v.v giá trị nội dung của SP luôn luôn là phần offset của địa chỉ ngăn xếp kế tiếp Thanh ghi con trỏ cơ sở BP (Base Pointer) có chức năng chứa giá trị offset tính từ địa chỉ SS nhưng còn được sử dụng để truy cập dữ liệu bên trong ngăn xếp Các thanh ghi chỉ số nguồn DI và thanh ghi chỉ số đích SI (Destination Index và Source Index) được dùng để lưu giữ các thành phần offset đối với những vùng dữ liệu được cất trong đoạn dữ liệu. Hai nội dung của hai thanh ghi này liên kết với nội dung thanh ghi đoạn DS để tạo ra địa chỉ nguồn và địa chỉ đích của vùng nhớ. II.1.4 Các chế độ làm việc MIN/MAX µP8086 có hai chế độ làm việc: chế độ MIN và chế đọ MAX. Chân số 33 của µP8086 được coi như là chân bẫy (trap pin) cho µP8086 trong việc định nghĩa chế độ làm việc. Những mạch phụ trợ cần thiết cho hai chế độ làm việc không thể thoả mãn với hệ thống 40 chân của CPU loại này, vì vậy một số chân sẽ đảm nhiệm những chức năng khác khi được xác định cho một chế độ, phụ thuộc vào cách nối chân MN/MX. Khi được nối với GND (mức điện áp 0V), µP8086 chuyển đổi các chân từ 24 đến 31 sang chế độ MAX. Một mạch phụ điều khiển BUS 8288 sẽ giải mã các tín hiệu trạng thái S 0, S1, S2 để tạo ra các tín hiệu định thời và các tín hiệu điều khiển tương thích với cấu trúc MULTIBUSTM trong các hệ thống máy tính. Khi được nối lên mức điện áp nguồn nuôi (mức Vcc +5V) tự µP8086 tạo các tín hiệu điều khiển BUS trên các chân từ 24 đến 31 như được ghi trong ngoặc ở Hình II. 14. II.1.5 Phương thức quản lý bộ nhớ, các mode địa chỉ a. Phương thức quản lý bộ nhớ: BUS địa chỉ của µP8086 có độ dài 20 bits, do vậy có thể quản lý được 220 = 1M ô nhớ (Mỗi tổ hợp “0” hoặc “1” của các bit trong 20 bits địa chỉ xác định vị trí của một ô nhớ). Vì một ô nhớ trong hệ Vi xử lý là 1 Byte, nên nói cách khác, không gian nhớ mà µP8086 quản lý được là 1Mbyte. Các thanh ghi của µP8086 chỉ có độ dài 16 bits, nên nếu dùng một thanh ghi để đánh địa chỉ thì chỉ quản lý được 2 16 ô nhớ, tức là 64KB. Để giải quyết vấn đề quản lý 1MByte, tức là 1.048.576 Bytes, µP8086 sử dụng BUS địa chỉ có độ rộng 20 bits thông qua nội dung của hai thanh ghi 16 bits để đánh địa chỉ của bộ nhớ theo phương thức sau: 53 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý 1 048 576 Bytes Đoạn FFFFH 32 Bytes Đoạn 0002H 16 Bytes Đoạn 0001H Đoạn 0000H . Cực đại 64 KBytes Hình II.20 Cách chia đoạn nhớ trong µP8086 Bằng cách lập chương trình, không gian địa chỉ được chia thành các đoạn (segment) nhớ với kích thước cố định là 64Kbytes gọi là một đơn vị logic của bộ nhớ. Mỗi đoạn gồm các ô nhớ liên tiếp, độc lập và được định vị tách rời nhau. Mỗi đoạn được người lập trình gán cho một địa chỉ đoạn, là địa chỉ ô nhớ đầu tiên của đoạn đó, còn được gọi là địa chỉ nền.Giá trị của các địa chỉ đoạn liền kề cách nhau tối thiểu là 16 Bytes. Các đoạn có thể kế cận, tách rời, phủ lấp nhau. Bên trong đoạn sẽ sử dụng các giá trị lệch (offset), tức là khoảng cách từ địa chỉ đoạn đến ô nhớ nằm trong đoạn. Một cặp giá trị địa chỉ đoạn và giá trị lệch, [segment]:[offset], được gọi là địa chỉ logic. Địa chỉ logic cho phép định vị chính xác một Byte nhớ trong không gian địa chỉ. Địa chỉ đoạn được chứa trong các thanh ghi đoạn, giá trị dịch chuyển được chứa trong các thanh ghi đa năng, con trỏ hoặc chỉ số. Về bản chất, thanh ghi đoạn chứa 16 bits cao của 20 bits dịa chỉ, giá trị dịch chuyển là 16 bit thấp, và sự lệch nhau 4 bits đã được đơn vị địa chỉ của BIU giải quyết như trình bày trong hình II. 18: Dịch trái thanh ghi đoạn 4 bits (tương đương phép nhân với 16, cộng với giá trị dịch chuyển offset trong thanh ghi đa năng để tính địa chỉ vật lý của ô nhớ. Công thức tương ứng phép “dịch trái và cộng” có thể trình bày như sau: Địa chỉ vật lý = 10H x (segment) + (offset) 4 bit A3 A2 A1 A0 chưa được xác định 16 bits cao: Địa chỉ đoạn A19 ÷ A4 Địa chỉ đoạn A A A A A A A 0 0 0 0 + 19 16 15 12 8 7 4 Địa chỉ lệch (offset) A15 A12 A8 A7 A4 A3 A0 Địa chỉ vật lý 16 bits thấp: Địa chỉ lệch A15 ÷ A0 A19 A16 A15 A12 A8 A7 A4 A3 A0 20 bits Địa chỉ vật lý của ô nhớ A19 ÷ A0 Hình II. 18 Mô tả cách tính địa chỉ vật lý của một vị trí nhớ 54 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Thanh ghi đoạn là một thanh ghi 16 bits, có nhiệm vụ xác định đoạn của ô nhớ, còn thanh ghi đa năng cũng là một thanh ghi 16 bits. Vậy thanh ghi đoạn có thể định được 2 16 = 65.536 đơn vị (64K) đoạn nhớ và mỗi đoạn có 64Kbytes. Vậy Vi xử lý µP8086 có thể định địa chỉ tới 64K x 64Kbytes = 4Gbytes nhớ. Thanh ghi đoạn mã CS xác định đoạn nhớ chương trình mà lệnh kế tiếp sẽ được lấy để thực hiện, thanh ghi con trỏ IP chứa địa chỉ offset của lệnh kế tiếp. Cặp CS:IP tạo nên địa chỉ logic của lệnh kế tiếp trong tuần tự thực hiện chương trình. Các từ lệnh của họ 80x86 có thể có độ dài từ 1 byte đến tối đa là 15 bytes. Khi lệnh được thực hiện, giá trị của con trỏ IP do vậy sẽ tăng lên đúng bằng số Bytes của từ lệnh. Cần nhớ rằng nội dung của thanh ghi con trỏ lệnh IP cùng với nội dung thanh ghi đoạn CS xác định địa chỉ của ô nhớ lệnh tiếp theo trong tuần tự thực hiện chương trình. b. Các mode đánh địa chỉ 1. Định vị thanh ghi (register addressing): Toán hạng được truy xuất nằm ngay trong thanh ghi của CPU. Thí dụ MOV AX,BX ; chuyển nội dung của toán hạng nguồn (nội dung của thanh ghi) BX vào toán hạng đích AX. Nội dung thanh ghi BX vẫn được giữ nguyên. 2. Định vị tức thời (immediate addressing): Toán hạng tức thời là dữ liệu 8 hay 16 bits nằm ngay trong lệnh, có thể dùng làm toán hạng nguồn hay hằng số. Toán hạng tức thời được lưu giữ ngay trong đoạn mã của bộ nhớ, ngay sau mã lệnh, nó được lấy ra cùng với lệnh và ghi vào hàng đợi lệnh PQ, do vậy được truy xuất nhanh hơn so với truy xuất toán hạng từ bộ nhớ. Thí dụ MOV AL, 12H ; nạp số 12H vào thanh ghi AL 3. Các kiểu định vị bộ nhớ Khác với hai kiểu định vị trên, toán hạng trong đoạn nhớ dữ liệu được CPU truy xuất qua BUS dữ liệu. Biết rằng, địa chỉ vật lý của ô nhớ được tính từ nội dung thanh ghi đoạn và offset theo cách trình bày trong Hình II. 18. Giá trị offset mà đơn vị thực hiện lệnh EU tính cho một toán hạng trong đoạn nhớ được gọi là địa chỉ hiệu dụng EA (effective address) của toán hạng. Đơn vị thực hiện lệnh có thể tính EA dựa vào cách mô tả địa chỉ trong phần toán hạng nguồn của lệnh. Ngoài giá trị trực tiếp, hoặc nội dung thanh ghi cơ sở hay thanh ghi chỉ số, khi cần còn có thể có một giá trị số có độ dài 8 bits hay 55 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý 16 bits được cộng thêm vào gọi là giá trị dịch chuyển dp (displacement). Xem Hình II.21 Nội dung thanh ghi đoạn sau khi đã dịch trái 4 bit sẽ là địa chỉ của ô nhớ đầu đoạn: địa chỉ nền Ô nhớ đầu tiên trong đoạn, địa chỉ được xác định bởi nội dung thanh ghi đoạn Offset, hay độ lệch của địa chỉ ô nhớ kể từ địa chỉ nền Ô nhớ có địa chỉ được xác E định bởi nội dung thanh ghi đoạn và thanh ghi A offset Vị trí của ô nhớ được xác định bởi nội dung thanh ghi đoạn và nội dung thanh ghi offset Ô nhớ có địa chỉ được xác định bởi nội dung thanh Displacemant, giá trị dịch chuyển, tính ghi đoạn, thanh ghi offset tù ô nhớ được chỉ ra bởi offset và giá trị dịch chuyển dp Vị trí của ô nhớ cần được truy xuất. địa chỉ được xác định bởi nội dung thanh ghi đoạn nội dung thanh ghi offset và giá trị dịch chuyển Hình II. 21 Mô tả cách xác định địa chỉ vật lý của ô nhớ càn truy xuất Cụ thể như sau: Định vị trực tiếp (direct addressing): Toán hạng chứa địa chỉ là một số nằm ngay trong lệnh. Địa chỉ đoạn hiện tại nằm trong thanh ghi đoạn DS Thí dụ MOV CX,[1435H] ; chuyển nội dung ô nhớ có địa chỉ offset bằng 1435H trong đoạn số liệu hiện tại vào thanh ghi CX Định vị gián tiếp thanh ghi (register indirect): địa chỉ hiệu dụng EA là nội dung của một trong các thanh ghi BX, BP, SI hoặc DI Thí dụ MOV AX, [SI] ; chuyển nội dung của ô nhớ trong đoạn số liệu hiện tại có địa chỉ offset là nội dung thanh ghi SI Định vị cơ sở (based addressing): EA là tổng của nội dung thanh ghi BX hoặc BP và giá trị dịch chuyển dp nếu có Thí dụ MOV [BX] + dp, AL ; chuyển nội dung thanh ghi AL và ô nhớ có địa chỉ offset bằng tổng của nội dung thanh ghi BX và giá trị dịch chuyển dp 56 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý Định vị chỉ số (indexed addressing): EA là tổng của nội dung thanh ghi SI hoặc DI và giá trị dịch chuyển dp nếu có Thí dụ MOV AL,[SI] + dp ; chuyển nội dung ô nhớ có địa chỉ offset bằng tổng của nội dung thanh ghi SI và giá trị dịch chuyển dp vào thanh ghi AL Định vị chỉ số và cơ sở (indexed addressing): EA là tổng của nội dung các thanh ghi cơ sở, thanh ghi chỉ số và giá trị dịch chuyển dp nếu có Thí dụ MOV AH,[BX][SI] + dp ; chuyển nội dung ô nhớ có địa chỉ offset bằng tổng của nội dung thanh ghi BX, thanh ghi SI và giá trị dịch chuyển dp vào thanh ghi AH Định vị chuỗi (string addressing): dùng riêng cho xử lý chuỗi. CPU sẽ tự động sử dụng các thanh ghi chỉ số nguồn SI và thanh ghi chỉ số đích DI để chỉ đến các byte kế tiếp Thí dụ MOVS ; di chuyển chuỗi, nguồn tại vùng nhớ có địa chỉ đầu là DS : SI, đích là vùng nhớ có địa chỉ đầu DS : DI. CS Nền đoạn mã lệnh offset IP Đoạn mã lệnh 64K DS Nền đoạn dữ liệu 15 0 Đoạn dữ liệu 64K CS ES Nền đoạn mở rộng DS ES Đoạn mở rộng SS SS Nền đoạn ngăn xếp SP Đoạn ngăn xếp Địa chỉ cao Hình II.22 Quản lý bộ nhớ theo đoạn (segment) 57 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866
Giáo trình Kỹ thuật vi xử lý II.1.6 Phương thức đánh địa chỉ thiết bị ngoại vi Có hai phương thức cơ bản đánh địa chỉ thiết bị ngoại vi: Định địa chỉ tách biệt (isolated I/O address): Các tín hiệu điều khiển phải được phân biệt đối với các thao tác ghi/đọc bộ nhớ và ghi/đọc thiết bị ngoại vi. Trong hệ Vi xử lý µP8085, tổ hợp các tín hiệu RD, WR và IO/M sẽ được giải mã để tạo ra các tín hiệu đọc/ghi riêng cho bộ nhớ (MEMR và MEMW) và riêng cho thiết bị ngoại vi (IOR và IOW). Đối với họ 80x86, đó là việc sử dụng chip điều khiển BUS (BUS Controller 8288) để giải mã tổ hợp các tín hiệu nhịp đồng hồ CLK, các tín hiệu trạng thái S2, S1 và S0 trong chế độ MAX thành các tín hiệu MRDC, MWTC, IORC và IOWC. Các mạch logic phụ trợ điều khiển truy nhập thiết bị ngoại vi trong hệ Vi xử lý có nhiệm vụ phát hiện các tín hiệu IORC và IOWC để thực hiện các thao tác vào/ra dữ liệu. Mạch logic này có nhiệm vụ giải mã địa chỉ thiết bị ngoại vi để tạo ra các tín hiệu cho phép truy nhập tới thiết bị cụ thể (thường được gọi là mạch giải mã địa chỉ thiết bị ngoại vi). Cũng cần nói thêm rằng địa chỉ thiết bị ngoại vi thực tế là địa chỉ của một thanh ghi trong thiết bị ngoại vi. Như vậy, việc trao đổi dữ liệu giữa CPU và thiết bị ngoại vi thực chất là trao đổi dữ liệu giữa CPU và thanh ghi trong không gian thiết bị ngoại vi. Các µP80x86 dành 16 dây địa chỉ thấp (A15 – A0) để quản lý một không gian 64K thiết bị ngoại vi. Định địa chỉ tuyến tính (Linear Addresing I/O), cũng còn gọi là định địa chỉ thiết bị ngoại vi theo bản đồ nhớ (Memory-Mapped I/O): Thanh ghi trong thiết bị ngoại vi được coi như một vị trí nhớ trong không gian nhớ, do vậy không sử dụng đến các tín hiệu điều khiển riêng cho việc trao đổi dữ liệu giữa CPU với thiết bị ngoại vi, mà sử dụng hoàn toàn chung cho bộ nhớ cũng như cho thiết bị ngoại vi. Đối với µP8085, tín hiệu phân biệt IO/M không cần thiết nữa, cũng như không cần giả mã các tổ hợp tín hiệu S2, S1 và S0 đối với các trung tâm 80x86. Mọi thao tác trao đổi dữ liệu giữa CPU và các thanh ghi thiết bị ngoại vi đều được tiến hành như với một ô nhớ trong bộ nhớ. II.1.7 Các mạch Multiplexer, mạch Decoder, mạch PLA Các mạch Multiplexer, mạch Decoder hay mạch PLA là những mạch phụ trợ không thể thiếu của một hệ Vi xử lý. Thông thường, các mạch Decoder và mạch PLA (Programmable Logic Array) được thiết kế sẵn trên một chip, được sử dụng nhiều trong các mạch giải mã các tín hiệu điều khiển, giải mã địa chỉ của vùng nhớ hay địa chỉ thiết bị ngoại vi. 58 Nguyễn Trung Đồng - Viện Công nghệ Thông tin – Tel 098 341 0866