Điện - Điện tử - Chương 6 – Phần 1: Mạch tuần tự: chốt và flip - Flop

pdf 34 trang vanle 22/05/2021 2701
Bạn đang xem 20 trang mẫu của tài liệu "Điện - Điện tử - Chương 6 – Phần 1: Mạch tuần tự: chốt và flip - Flop", để tải tài liệu gốc về máy bạn click vào nút DOWNLOAD ở trên

Tài liệu đính kèm:

  • pdfdien_dien_tu_chuong_6_phan_1_mach_tuan_tu_chot_va_flip_flop.pdf

Nội dung text: Điện - Điện tử - Chương 6 – Phần 1: Mạch tuần tự: chốt và flip - Flop

  1. NHẬP MÔN MẠCH SỐ CHƯƠNG 6 – PHẦN 1 Mạch tuần tự: Chốt và Flip-flop (Sequential circuit: Latches and Flip-flop)
  2. Nội dung 1. S-R chốt (latch) 2. D chốt 3. D Flip-flop 4. T Flip-flop 5. S-R Flip-flop 6. J-K Flip-flop 7. Scan Flip-flop
  3. 1. S-R chốt (Set-Reset latch)
  4. S-R chốt dùng cổng NOR Bảng chức năng Mạch logic Ký hiệu
  5. S-R chốt dùng cổng NOR Ngõ vào thông thường S và R chuyển từ mức 1 xuống mức 0 đồng thời
  6. S-R chốt dùng cổng NAND Bảng chức năng Mạch logic Ký hiệu
  7. S-R chốt với ngõ vào cho phép (Enable) Mạch logic Bảng chức năng Ký hiệu
  8. S-R chốt với ngõ vào cho phép (Enable) SR=11, C:1 0 Hoạt động của S-R chốt
  9. 2. D chốt (Data Latch)
  10. D chốt Mạch logic Bảng chức năng - Loại bỏ những hạn chế trong S-R chốt khi mà S và R chuyển từ 1 xuống 0 đồng thời - Ngõ vào điều khiển C thỉnh thoảng được gọi là ngõ vào cho phép (enable) - Khi C tích cực, Q = D chốt mở/trong suốt (transparent latch) Ký hiệu C không tích cực, Q giữ giá trị trước đó chốt đóng (close latch)
  11. D chốt Bảng chức năng Hoạt động của D chốt
  12. 3. D (Data) Flip-flop
  13. D flip-flop kích cạnh lên (Positive-edge-triggered D flip-flop) Bảng chức năng Mạch logic - Một D-FF kích cạnh lên bao gồm một cặp D chốt kết nối sao cho dữ liệu truyền từ ngõ vào D đến ngõ ra Q mỗi khi có cạnh lên của xung Clock (CLK) - D chốt (latch) đầu tiên gọi là Chủ (master), nó hoạt động khi xung CLK bằng 0 Ký hiệu - D chốt thứ hai gọi là Tớ (slave), nó hoạt động khi CLK bằng 1
  14. D flip-flop kích cạnh lên (Positive-edge-triggered D flip-flop) Bảng chức năng Hoạt động của D Flip-flop kích cạnh lên
  15. D Flip-flop kích cạnh xuống (Negative-edge-triggered D flip-flop) Bảng chức năng Mạch logic - Một D-FF kích cạnh xuống thiết kế giống với D-FF kích cạnh lên, nhưng đảo ngõ vào xung Clock của 2 con D chốt Ký hiệu
  16. D flip-flop với ngõ vào điều khiển Mạch logic Bảng chức năng - Một chức năng mong muốn của D-FF là khả năng lưu giữ (store) dữ liệu sau cùng hơn là nạp vào (load) dữ liệu mới tại cạnh của xung Clock - Để thực hiện được chức năng trên, ta thêm vào ngõ vào cho phép (enable input) của mỗi FF. Ký hiệu Ngõ vào này thường ký hiệu là EN hoặc CE (chip enable)
  17. D-FF với ngõ vào bất đồng bộ (D-FF with asynchronous inputs) Mạch logic Bảng chức năng • Các ngõ vào bất đồng bộ (Asynchronous inputs) thường được sử dụng để ép ngõ ra Q và Q’ (Q-bù) của D-FF đến một giá trị mong muốn mà không phụ thuộc vào ngõ vào D và xung CLK • Những ngõ vào này thường ký hiệu PR (preset) và CLR (clear) • Những ngõ vào PR và CLR thường được dùng để khởi tạo Ký hiệu giá trị ban đầu cho các FF hoặc phục vụ cho mục đích kiểm tra hoạt động của mạch.
  18. 4. T (Toggle: lật) Flip-lop
  19. T Flip-flop (T-FF) T-FF được thiết kế từ D-FF Hoạt động của T-FF tích cực cạnh lên của T - Ngõ ra Q hoặc QN của T-FF sẽ đảo trạng thái mỗi khi có cạnh lên của xung T - Ngõ ra Q có tần số bằng ½ tần số của ngõ vào T T-FF thường được sử dụng trong các bộ đếm Ký hiệu hoặc bộ chia tần số
  20. T Flip-flop với ngõ vào cho phép T-FF với ngõ vào cho phép Hoạt động của T-FF tích cực cạnh lên của T và En được thiết kế từ D-FF ngõ vào cho phép En (Enable) tích cực mức cao - Flip-flop thay đổi trạng thái tại cạnh lên của xung T Ký hiệu chỉ khi ngõ vào cho phép EN (enable) tích cực.
  21. T Flip-flop với ngõ vào điều khiển và xung Clock Ký hiệu Hoạt động của T-FF tích cực cạnh lên của xung Clock - Flip-flop thay đổi trạng thái tại cạnh lên của xung Clock (CLK) chỉ khi ngõ vào cho phép EN (enable) và ngõ vào T tích cực. Bảng chức năng
  22. 5. S-R (Set-Reset) Flip-flop
  23. S-R flip-flop dạng Chủ-Tớ (Master-Slave S-R flip-flop ) Bảng chức năng Mạch logic - Flip-flop thay đổi giá trị ngõ ra Q chỉ khi có cạnh xuống của ngõ vào điều khiển C Ký hiệu - Tuy nhiên, giá trị ngõ ra Q thay đổi không chỉ phu thuộc vào cạnh xuống của ngõ vào C mà -Không có ký hiệu dấu > tại chân C còn trong suốt thời gian ngõ vào C bằng 1 (dynamic-input indicator) vì FF này không thật sự được kích bằng cạnh trước đó Giá trị ở ngõ ra Q của FF khi có cạnh xuống -Ký hiệu trì hoãn ngõ ra (postponed- output indicator) chỉ ra rằng tín hiệu của xung C phụ thuộc vào giá trị ngõ ra của ngõ ra không đổi cho đến khi ngõ vào chốt Chủ (Master latch) bằng 1 hoặc 0 khi ngõ C xuống mức 0 vào C bằng 1 trước đó
  24. S-R flip-flop dạng Chủ-Tớ (Master-Slave S-R flip-flop ) Mạch logic Bảng chức năng Hoạt động của S-R FF dạng Chủ-Tớ
  25. S-R flip-flop kích cạnh lên (Positive-edge-triggered S-R flip-flop ) CLK Ký hiệu Hoạt động của S-R FF kích cạnh lên Bảng chức năng
  26. 6. J-K Flip-Flop
  27. J-K flip-flop dạng Chủ-Tớ (Master-Slave J-K flip-flop) Mạch logic Bảng chức năng - Ngõ vào J và K của J-K FF có chức năng tương Ký hiệu tự với ngõ vào S và R của S-R FF -Dấu > tại ngõ vào C (dynamic- - Tuy nhiên, khác với S-R FF, J-K FF giải quyết input indicator) không được sử được vấn đề J và K tích cực đồng thời . dụng -Ký hiệu trì hoãn tại ngõ ra (postponed-output indicator) được sử dụng
  28. J-K flip-flop dạng Chủ-Tớ (Master-Slave J-K flip-flop) Mạch logic Bảng chức năng Hoạt động của J-K FF dạng Chủ-Tớ
  29. J-K flip-flop kích cạnh lên (Edge-triggered J-K flip-flop) J-K FF kích cạnh lên được thiết kế thừ D-FF kích cạnh lên Bảng chức năng Ký hiệu Hoạt động của J-K FF kích cạnh lên
  30. 7. Scan Flip-Flop
  31. Scan flip-flop Chế độ Chế độ bình thường kiểm tra D-FF kích cạnh lên có chế độ Scan Bảng chức năng Ký hiệu
  32. Scan flip-flop Một chuỗi 4 FFs hoạt động trong chế độ Scan - Một tính năng quan trọng của các FF được chế tạo ở mức ASIC là khả năng Scan (khả năng kiểm tra) Các ngõ vào phụ (TI, TE, TO) được kết nối đến tất cả các FF theo một chuỗi Scan để phục vụ cho mục đích kiểm tra - Trong chế độ kiểm tra (testing mode), một chuỗi dữ liệu kiểm tra (test pattern) được đưa vào các FF thay thế cho chuỗi dữ liệu thông thường - Sau khi các test pattern được đưa vào các FF, các FF sẽ quay trở lại chế độ hoạt động bình thường (normal mode) - Sau một hay nhiều cạnh lên của xung Clock, các FF quay lại chế độ kiểm tra và kết quả kiểm tra được xuất ra ngoài tại ngõ ra của các FF
  33. Ghi chú • Khi nguồn điện được đưa vào một Flip-flop (FF), nếu ngõ vào PRESET hoặc CLEAR không tích cực thì giá trị ngõ ra của FF này có thể rơi vào trạng thái không xác định (hoặc bằng 0 hoặc bằng 1) • Để khởi tạo cho FF một giá trị mong muốn ban đầu, chúng ta phải tích cực ngõ vào PRESET (nếu muốn ngõ ra bằng 1) hoặc CLEAR (nếu muốn ngõ ra bằng 0).
  34. Thảo luận?