Kĩ thuật số - Chương 4: Mạch tổ hợp

Nội dung text: Kĩ thuật số - Chương 4: Mạch tổ hợp

1. Tổ Tin Học CHƯƠNG 4: MẠCH TỔ HỢP 9 MẠCH MÃ HOÁ • Mạch mã hoá từ 2n đường sang n đường • Mạch tạo mã BCD cho số thập phân 9 MẠCH GIẢI MÃ • Mạch giải mã n đường sang 2n đường • Mạch giải mã BCD sang 7 đoạn 9 MẠCH ĐA HỢP VÀ GIẢI ĐA HỢP • Mạch đa hợp • Ứng dụng của mạch đa hợp • Mạch giải đa hợp 9 MẠCH SO SÁNH • Mạch so sánh 2 số 1 bit • Mạch so sánh 2 số nhiều bit 9 MẠCH KIỂM PHÁT CHẲN LẼ • Mạch phát chẳn lẽ • Mạch kiểm chẳn lẽ I. GIỚI THIỆU Các mạch số được chia thành 2 loại mạch: Mạch tổ hợp và mạch tuần tự. - Mạch tổ hợp: Trạng thái của ngã ra chỉ phụ thuộc vào trạng thái của các ngã vào khi tổ hợp này đã ổn định. Ngã ra Q của mạch tổ hợp là hàm logic của các ngã vào A, B, C, Nghĩa là: Q = f(A, B, C, ). - Mạch tuần tự: Trạng thái của ngã ra không những phụ thuộc vào trạng thái của các ngã vào mà còn phụ thuộc vào trạng thái của ngã ra trước đó. Ta nói mạch tuần tự có tính nhớ. Ngã ra Q+ của mạch tuần là hàm logic của các ngã vào A, B, C, và ngã ra Q trước đó. Nghĩa là: Q+ = f(Q,A, B, C, ). II. MẠCH MÃ HÓA 1. Giới thiệu Mã hóa là gán một ký hiệu cho một đối tượng để thực hiện một yêu cầu cụ thể nào đó. Ví dụ, mã BCD gán số nhị phân cho từng số mã của số thập phân để thuận tiện cho việc đọc một số có nhiều số mã. Mã Gray dùng thuận tiện trong việc tối giản các hàm logic, Mạch dùng để chuyển mã từ mã này sang mã kia gọi là mạch chuyễn mã, cũng là một loại mạch mã hoá. 2. Mạch mã hoá từ 2n đường sang n đường a. Giới thiệu mạch mã hoá và mạch mã hoá ưu tiên Một số nhị phân n bit cho 2n tổ hợp khác nhau. Vậy có thể dùng số n bit để mã cho 2n ngã vào khác nhau. Khi có một ngã vào được tác động, ở ngã ra chỉ báo số nhị phân tương ứng. Đó là mạch mã hoá 2n đường sang n đường. Để tránh trường hợp mạch cho một mã sai khi người sử dụng vô tình (hay cố ý) tác động đồng thời vào 2 hay nhiều ngã vào, người ta thiết kế mạch mã hoá ưu tiên: Chỉ cho một mã duy nhất có tính ưu tiên khi nhiều ngã vào cùng được tác động. Trang 39 Chủ biên Võ Thanh Ân
2. Giáo trình Kỹ Thuật Số b. Mã hoá ưu tiên từ 4 đường sang 2 đường Thiết kế mạch mã hoá ưu tiên từ 4 đường sang 2 đường, ưu tiên cho mã có trị cao và vào/ra tác động cao. Dưới đây là bảng sự thật và sơ đồ mạch. Do các ngã ra A1 và A0 không phụ thuộc vào cột 0, nên trong bảng đồ Karnaugh ta chỉ dùng các cột 1, 2, 3 (Dĩ nhiên nếu dùng 4 cột 0, 1, 2, 3 kết quả cũng vậy). Do A0 bằng 1 tại 100 (4), ××1 (1, 3, 5, 7), tương tự cho A1. Ta có bảng sự thật cho A0 và A1 như sau: 3 3 0 1 2 3 A1 A0 1,2 0 1 1,2 0 1 1 0 0 0 0 0 00 1 00 1 × 1 0 0 0 1 01 1 01 1 × × 1 0 1 0 11 1 11 1 1 × × × 1 1 1 10 1 1 10 1 1 A = 3 +1.2 A = 3 + 2 1 0 0 2 A 0 3 A1 Hình: Bảng sự thật, bảng Karnaugh, sơ đồ mạch của mạch mã hoá ưu tiên từ 4 đường sang 2 đường. c. Mã hoá ưu tiên từ 8 đường sang 3 đường IC 74148 là IC mã hoá ưu tiên 8 đường sang 3 đường, vào ra tác động thấp, ngã nối mạch để mở rộng mã hóa với số ngã vào nhiều hơn. Dưới đây là bảng sự thật của IC 74148. Trạng Ngã vào Ngã ra thái Ei 0 1 2 3 4 5 6 7 A2 A1 A0 GS EO 9 1 × × × × × × × × 1 1 1 1 1 8 0 1 1 1 1 1 1 1 1 1 1 1 1 0 7 0 × × × × × × × 0 0 0 0 0 1 6 0 × × × × × × 0 1 0 0 1 0 1 5 0 × × × × × 0 1 1 0 1 0 0 1 4 0 × × × × 0 1 1 1 0 1 1 0 1 3 0 × × × 0 1 1 1 1 1 0 0 0 1 2 0 × × 0 1 1 1 1 1 1 0 1 0 1 1 0 × 0 1 1 1 1 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 Dưới đây là cách ghép 2 IC mã hoá ưu tiên từ 8 đường sang 3 đường thành 16 đường sang 4 đường. Chủ biên Võ Thanh Ân Trang 40
3. Tổ Tin Học 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 Ei 7 6 5 4 3 2 1 0 Ei 2 1 Eo A2 A1 A0 GS Eo A2 A1 A0 GS B3 B2 B1 B0 Hình: Cách ghép 2 IC từ 8 đường sang 3 đường thành 16 đường sang 4 đường. Hoạt động của mạch như sau: - IC1 có Ei = 0 nên hoạt động các trạng thái từ 0 đến 8 nghĩa là mã hóa từ 0 đến 7 cho các ngã ra A2A1A0. - IC2 có Ei nối với Eo của IC1 nên: ƒ Khi các ngõ vào của IC1 có giá trị từ 0 đến 7 thì Ei2 = Eo1 = 1, vậy IC2 sẽ hoạt động ở “trạng thái 9” (trong bảng sự thật của IC74148), nghĩa là bất chất các ngã vào, các ngã ra luôn bằng 1, đây là điều kiện mở cổng AND cho ra các số B2B1B0. Lúc này B3 chính là GS2 (B3 = GS2 =1). Ta được kết quả từ 0 đến 7 (tác động ở trạng thái thấp). ƒ Khi các ngõ vào của IC1 có giá trị 1 “trạng thái 8” thì Ei2=Eo1=0, vậy IC2 sẽ hoạt động, các cổng ra của IC1 = 1 nên nó sẽ mở cổng AND để IC2 hoạt động cho các số từ 8 đến 15, do chân GS2=B3=0 (tác động ở trạng thái thấp). d. Mạch tạo mã BCD sang số thập phân Mạch gồm 10 ngã vào tượng trưng cho 10 số thập phân và 4 ngã ra là 4 bit của số BCD. Khi một ngã vào được tác động lên mức cao, ngã ra sẽ cho số BCD tương ứng. Trạng thái các ngã vào Mã số ra 9 8 7 6 5 4 3 2 1 0 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 Từ bảng sự thật, ta có phương trình các ngã ra như sau: Trang 41 Chủ biên Võ Thanh Ân
4. Giáo trình Kỹ Thuật Số A0 = 1 + 3 + 5 + 7 + 9 A1 = 2 + 3 + 6 + 7 A2 = 4 + 5 + 6 + 7 A3 = 8 + 9 e. Mạch chuyển mã nhị phân sang Gray Chuyển mã này sang mã khác cũng thuộc bài toán mã hóa. Ta thử thiết kế mạch chuyển từ mã nhị phân sang mã Gray của số nhị phân 4 bit. Trước tiên, ta viết bảng sự thật của mã nhị phân và mã Gray tương ứng. Các số nhị phân là các biến, các số Gray sẽ là các hàm của các biến đó. Dùng bảng Karnaugh để tối giản hàm trước khi thực hiện mạch. Mã nhị phân Mã Gray A B C D X Y Z T 0 0 0 0 → 0 0 0 0 0 0 0 1 → 0 0 0 1 0 0 1 0 → 0 0 1 1 0 0 1 1 → 0 0 1 0 0 1 0 0 → 0 1 1 0 0 1 0 1 → 0 1 1 1 0 1 1 0 → 0 1 0 1 0 1 1 1 → 0 1 0 0 1 0 0 0 → 1 1 0 0 1 0 0 1 → 1 1 0 1 1 0 1 0 → 1 1 1 1 1 0 1 1 → 1 1 1 0 1 1 0 0 → 1 0 1 0 1 1 0 1 → 1 0 1 1 1 1 1 0 → 1 0 0 1 1 1 1 1 → 1 0 0 0 Dùng bảng Karnaugh xác định X, Y, Z, T theo A, B, C, D. Quan sát bảng sự thật ta thấy ngay: X = A. Vậy cần lập 3 bảng Karnaugh cho Y, Z, T. CD CD CD AB 00 01 11 10 AB 00 01 11 10 AB 00 01 11 10 00 00 1 1 00 1 1 01 1 1 1 1 01 1 1 01 1 1 11 11 1 1 11 1 1 10 1 1 1 1 10 1 1 10 1 1 Y = AB + AB = A ⊕ B Z = BC + BC = B ⊕ C Z = CD + CD = C ⊕ D A X B Y Z C D T Chủ biên Võ Thanh Ân Trang 42
5. Tổ Tin Học III. MẠCH GIẢI MÃ 1. Giải mã n đường sang 2n đường a. Giải mã 2 đường sang 4 đường Thiết kế mạch giải mã từ 2 đường sang 4 đường. Để đơn giản, ta xét mạch có các ngã vào ra đều tác động cao. Bảng sự thật và sơ đồ mạch: Vào Ra G A1 A0 Y0 Y1 Y2 Y3 Y = G.A .A 0 × × 0 0 0 0 0 1 0 1 0 0 1 0 0 0 Y1 = G.A1.A0 1 0 1 0 1 0 0 Y2 = G.A1.A0 1 1 0 0 0 1 0 Y = G.A .A 1 1 1 0 0 0 1 3 1 0 A0 Y0 A A0 Y0 1 Y1 A1 Y1 Y2 Y2 G Y3 Y3 G Hình: Sơ đồ mạch và ký hiệu của IC giải mã từ 2 đường sang 4 đường. b. Giải mã 3 đường sang 8 đường Dùng 2 IC giải mã từ 2 đường sang 4 đường để thực hiện mạch giải mã 3 đường sang 8 đường. A Y0 0 A0 Y0 A1 A1 Y1 Y1 Y Y2 2 G Y 3 Y3 Y4 A0 Y0 A1 Y1 Y5 Y Y6 2 A2 G Y3 Y7 Hình: Giải mã từ 3 đường sang 8 đường. Trên thị trường có bán các loại IC sau: - 74139 là IC chứa 2 mạch giải mã từ 2 đường sang 4 đường, có ngã vào tác động cao, các ngã ra tác động thấp, ngã vào cho phép tác động thấp. Trang 43 Chủ biên Võ Thanh Ân
6. Giáo trình Kỹ Thuật Số - 74138 là IC giải mã từ 3 đường sang 8 đường có ngã vào tác động cao, các ngã ra tác động thấp, hai ngã E1 và E2 tác động thấp, E3 tác động cao. - 74154 là IC giải mã 4 đường sang 16 đường có ngã vào tác đọng cao, các ngã ra tác động thấp, hai ngã vào cho phép E1 và E2 tác động thấp. c. Giải mã BCD sang 7 đoạn - Đèn 7 đoạn: Đây là loại đèn hiển thị các số từ 0 đến 9, đèn gồm 7 đoạn a, b, c, d, e, f, g, bên dưới mỗi đoạn là 1 led (đèn nhỏ) hoặc một nhóm led mắc song song. Qui ước các đoạn qui định bởi hình dưới đây. a bcdef g a f g b c VCC e d a bcdef g Khi một tổ hợp, các đoạn cháy sáng sẽ tạo thành một con số thập phân từ 0 đến 9. Đèn 7 đoạn còn hiển thị được một số chữ cái và một số ký tự đặc biệt. Có 2 loại đèn 7 đoạn: Loại catod chung và loại anod chung. - Mạch giải mã BCD sang 7 đoạn Mạch có 4 ngã vào cho số BCD và 7 ngã ra thích ứng với các ngã vào a, b, c, d, e, f, g của led 7 đoạn, sao cho các đoạn cháy sáng tạo được số thập phân đúng với mã BCD. Khi led 7 đoạn thuộc loại catod chung thì thì mạch giải mã có ngã ra tác động ở mức cao (và ngược lại cho anod chung). Bảng sự thật của mạch 7 đoạn, ngã ra tác động thấp. Số Ngã vào Ngã ra TP D C B A a b c d e f g 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 0 0 1 1 1 1 2 0 0 1 0 0 0 1 0 0 1 0 3 0 0 1 1 0 0 0 0 1 1 0 4 0 1 0 0 1 0 0 1 1 0 0 5 0 1 0 1 0 1 0 0 1 0 0 6 0 1 1 0 0 1 0 0 0 0 0 7 0 1 1 1 0 0 0 1 1 1 1 8 1 0 0 0 0 0 0 0 0 0 0 9 1 0 0 1 0 0 0 0 1 0 0 Dùng bảng Karnaugh hoặc có thể đơn giản các hàm có ít tổ hợp ta đươc: a = DB(C A + CA) c = DCBA d = DCBA + CBA + CBA b = CBA + CB A e = A + CB f = CB + BA + DCA g = DCB + CBA Chủ biên Võ Thanh Ân Trang 44
7. Tổ Tin Học Từ các kết quả trên, ta có thể vẽ mạch giải mã 7 đoạn dùng các cổng logic. Hai IC thông dụng dùng giải mã BCD sang 7 đoạn là: CD4511(loại CMOS ngõ ra tác động cao và có cổng đệm) và 7447 (loại TTL, ngã ra tác động thấp, cực thu để hở). Ngoài ra, IC còn có một số ngã vào ra điều khiển khác như: LT (thử đèn), RBI (vào xóa dợn sóng), RBO (ra xóa dợn sóng), các chân RBI và RBO kết hợp để thực hiện việc cho phép hiển thị số 0 có nghĩa và không hiển thị nó khi không có nghĩa, LE (cho phép chốt). Ghi chú: Sinh viên nên tìm tài liệu nghiên cứu thêm về IC 7447. IV. MẠCH ĐA HỢP VÀ MẠCH GIẢI ĐA HỢP 1. Khái niệm Trong truyền dữ liệu, để tiết kiệm đường truyền, người ta dùng một đường dây để truyền nhiều kênh dữ liệu, như vậy phải thực hiện chọn nguồn dữ liệu nào trong các nguồn khác nhau để truyền. Mạch đa hợp hay còn gọi là mạch chọn dữ liệu sẽ làm công việc này. Ở nơi thu, dữ liệu phải được phân bố cho các đích khác nhau, ta cần mạch phân bố dữ liệu hay mạch giải đa hợp. Ngu•n1 •ích1 Ngu•n2 •ích2 Ngu•n3 •ích3 Ngu•n4 •ích4 Hình: Mô hình dùng mạch đa hợp, mạch giải đa hợp truyền dữ liệu. 2. Mạch đa hợp Còn gọi là mạch chọn dữ liệu, gồm 2n ngã vào dữ liệu, n ngã vào địa chỉ (hay điều khiển) và 1 ngã ra. Khi một ngã vào địa chỉ được tác động, dữ liệu ngã vào tương ứng với địa chỉ đó sẽ được chọn. Mạch đa hợp được thiết kế dựa trên mạch giải mã. Dưới đây, là mạch đa hợp 4 sang 1. Mạch có 4 ngã vào dữ liệu D0, D1, D2, D3, hai ngã vào địa chỉ A, B và một ngã ra Y. A B D0 D0 D1 Y D 1 Y D 2 D2 D3 D3 A B Hình: Mạch đa hợp 4 → 1. Ngã ra của đa hợp xem như là hàm của biến ngã vào: Trang 45 Chủ biên Võ Thanh Ân
8. Giáo trình Kỹ Thuật Số Y = AB.D0 + AB.D1 + AB.D2 + AB.D3 Mạch đa hợp từ 8 → 1, có 8 ngã vào dữ liệu, 3 ngã vào điều khiển, một ngã ra, được thiết kế như sau: D0 A B C Y D1 0 0 0 D0 D2 0 0 1 D1 D3 MUX Y = f(A, B,C) 0 1 0 D2 D4 8→1 D 0 1 1 D3 5 D6 1 0 0 D4 D7 1 0 1 D5 1 1 0 D6 A 1 1 1 D7 B C Hình: Bảng sự thật và sơ đồ của MUX 8→1. 3. Ứng dụng mạch đa hợp a. Chọn dữ liệu Đây là chức năng ta đã xét ở phần trên của mạch đa hợp. Khi một ngã vào địa chỉ được tác động, dữ liệu ngã vào tương ứng với địa chỉ đó sẽ được chọn, mạch đa hợp đóng vai trò là SWITCH của các ngã vào dữ liệu. b. Biến chuỗi dữ liệu song song thành nối tiếp Mạch đa hợp kết hợp với mạch đếm sẽ biến chuỗi dữ liệu song song ở ngã vào thành chuỗi dữ liệu nối tiếp ở ngã ra. D0 D 1 D2 D3 MUX Y = f(A, B,C) D4 8→1 D5 D6 D7 A B C CL OC OB OA M•ch ••m CK Hình: Biến chuỗi dữ liệu song song thành nối tiếp. c. Tạo chuỗi xung tuần hoàn Nếu cho dữ liệu vào tuần hoàn, dữ liệu ra nối tiếp sẽ tuần hoàn, như vậy chỉ cần đặc trước các ngã vào thay đổi theo một chu kỳ nào đó, ta sẽ được chuỗi xung tuần hoàn ở ngã ra. Chủ biên Võ Thanh Ân Trang 46
9. Tổ Tin Học d. Tạo hàm - Một đa hợp 2n → 1 có thể tạo hàm n biến bằng cách cho các ngã vào điều khiển và cho trị riêng của hàm vào các ngã vào dữ liệu (đưa xuống mass nếu logic 0, đưa lên nguồn VCC nếu logic 1 chẳn hạn). - Một đa hợp 2n → 1 kết hợp với cổng NOT có thể tạo hàm (n + 1) biến. Nếu kết hợp nhiều đa hợp, người ta có thể thực hiện hàm nhiều biến hơn. - Ví dụ: Cài đặt hàm sau dùng đa hợp 4 → 1 (Dùng thêm cổng logic nếu cần). F = AB + ABC + BC + AC Giải Đa hợp 4 → 1 thực hiện hàm: Y = AB.D0 + AB.D1 + AB.D2 + AB.D3 F = AB.C + AB.C + AB.C + AB.C + AB.C Chuẩn hóa hàm F ta đươc: 123 123 1424 434 123 AB.D AB.D0 AB.D1 AB.D2 3 So sánh Y và F ta được: D0 = C; D1 = C; D2 = (C + C) = 1; D3 = C C D0 C D1 F + D 2 D3 A B Hình: Mạch đa hợp thực hiện hàm logic. Trên thực tế, ta có đủ các loại mạch đa hợp từ 2→1 (IC74157), 4→1 (IC74153), 8→1 (IC74151), 16→1 (IC74150), 4. Mạch giải đa hợp Mạch giải đa hợp thực chất là mạch giải mã trong đó ngã vào cho phép trở thành ngã vào dữ liệu và ngã vào của tổ hợp số nhị phân trở thành ngã vào địa chỉ. Trên thị trường, người ta chế tạo mạch giải mã và giải đa hợp chung trên 1 IC, tuỳ theo điều kiện mà sử dụng. Ví dụ: IC 74138 là IC giải mã 3 đường sang 8 đường đồng thời là mạch giải đa hợp 1 → 8. Khi sử dụng IC 74138 làm mạch giải đa hợp, người ta dùng một ngã vào cho phép làm ngã vào dữ liệu và các ngã vào số nhị phân làm ngã vào địa chỉ. Hình dưới đây là IC 74138 dùng giải đa hợp cho dữ liệu vào ở E1. D• li•u +5V A E E E ••a 1 2 3 ch• B 74LS138 C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Hình: IC giải đa hợp. Trang 47 Chủ biên Võ Thanh Ân
10. Giáo trình Kỹ Thuật Số V. MẠCH SO SÁNH 1. Mạch so sánh 2 số 1 bit Bảng sự thật của mạch so sánh 1 bit có ngã vào nối mạch G. G A b S (a>b) I (a B b1 b E I A < B a0 a G S b0 b E A = B I Hình: Mạch so sánh số 2 bít A (a1a0) và B (b1b0). Ngoài ra, trên thị trường có sẵn loại IC so sánh 4 bit 7485, có ngã nối mạch để mở rộng việc so sánh cho số nhiều bit hơn. Bảng sự thật của IC 7485. Chủ biên Võ Thanh Ân Trang 48
11. Tổ Tin Học Trạng Ngã vào so sánh Ngã vào nối mạch Ngã ra thái A3,B3 A2,B2 A1,B1 A0,B0 A’>B’ A’ B A B3 × × × × × × 1 0 0 2 A3 B2 × × × × × 1 0 0 4 A3=B3 A2 B1 × × × × 1 0 0 6 A3=B3 A2=B2 A1 B0 × × × 1 0 0 8 A3=B3 A2=B2 A1=B1 A0 B 7 3 A B’ 6 A2 A’ B B2 B 2 A B’ A2 A1 A’ B, vậy chân A’>B’ của IC2 lên mức logic cao nên IC2 cho kết quả A>B (trạng thái 10). Trang 49 Chủ biên Võ Thanh Ân
12. Giáo trình Kỹ Thuật Số VI. MẠCH KIỂM PHÁT CHẴN LẺ 1. Giới thiệu Do yêu cầu kiểm sai trong truyền dữ liệu, người ta có phương pháp kiểm tra chẳn lẽ. Trong phương pháp này, ngoài các bit dữ liệu, người ta thêm 1 bit kiểm tra sao cho tổng số bit 1 kể cả bit kiểm tra là số chẳn (kiểm tra chẵn) hoặc lẻ (kiểm tra lẻ). 1 0 1 1 0 0 1 1 bit chẵn lẻ thêm vào – KT lẻ. 1 1 0 0 1 0 1 0 bit chẵn lẻ thêm vào – KT chẵn. Ở nơi thu, mạch sẽ kiểm tra lại số số 1 trên tất cả các bit để biết dòng dữ liệu là đúng hay sai. 2. Mạch phát chẵn lẻ (Parity Generator) Ta sẽ xét trường hợp mạch có 4 bit dữ liệu. Mạch có 4 ngã vào dữ liệu A, B, C, D và 1 ngã vào chọn chẵn lẻ. - Giai đoạn 1: Thiết kế mạch ghi nhận số số 1 là chẵn hay lẻ. Giả sử ta muốn có mạch báo kết quả Y = 1 khi số số 1 là lẻ, Y = 0 khi số số 1 là chẵn. Lợi dụng tính chất của hàm EX-OR có ngã ra bằng 1 khi số số 1 lẻ, với 4 ngã vào, ta dùng 3 cổng EX-OR để thực hiện mạch này. Y = (A ⊕ B) ⊕ (C ⊕ D). A B Y C D Hình: Ngã ra bằng 1 khi số số 1 vào lẽ. - Giai đoạn 2: Thiết kế mạch tạo bit chẵn lẻ P theo sự điều khiển của ngã vào I. Giả sử ta muốn có tổng số bit 1 của A, B, C, D, P là lẻ khi I = 0 và chẵn khi I = 1. I Số bit 1 của ABCD Y P 0 Lẻ 1 0 0 Chẵn 0 1 1 Lẻ 1 1 1 Chẵn 0 0 Từ bảng trên ta thấy: PIY=⊕ Vậy mạch có dạng: A A B Y B P C Data bits C D D I P I Parity bit Hình: Sơ đồ mạch của bit P trong kiểm tra chẵn lẻ. Chủ biên Võ Thanh Ân Trang 50
13. Tổ Tin Học 3. Mạch kiểm chẵn lẻ (Parity Checker) Nếu ta xem mạch phát như là mạch có 5 ngã vào thì ngã ra P quan hệ với số lượng bit 1 ở các ngã vào có thể suy ra từ bảng sự thật trên. Số bit 1 của ABCDI P Lẻ 0 Chẵn 1 Như vậy ta có thể dùng mạch phát trên để làm mạch kiểm tra chẵn lẻ. Tóm lại, một hệ thống gồm mạch phát kiểm tra chẵn lẽ và mạch thu kiểm tra chẵn lẻ ta mắc chúng với nhau theo hình dưới đây. A A B B C C D PHÁT D KI•M I P I P 0 0 Hình: Sơ đồ phát – thu của mạch kiểm tra chẵn lẻ. Khi ngã vào I của mạch phát đưa xuống mức 0, nếu bản tin nhận đúng thì ngã ra P của mạch kiểm cũng xuống mức 0. Trên thị trường có bán các IC kiểm phát chẵn lẻ như: 74180 (9bit), 74280 (9 bit), loại CMOS có 40101 (9 bit), 4531 (13 bit). Dưới đây là bảng sự thật của IC 74180. Ngã vào Ngã ra Tổng số 1 Tổng Chẵn Lẻ Tổng lẻ bit dữ liệu chẵn Chẵn 1 0 1 0 Lẻ 1 0 0 1 Chẵn 0 1 0 1 Lẽ 0 1 1 0 × 1 1 0 0 × 0 0 1 1 Trang 51 Chủ biên Võ Thanh Ân